一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫(xiě)文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Xilinx FIR IP的介紹及仿真

電子設(shè)計(jì) ? 來(lái)源:電子設(shè)計(jì) ? 作者:電子設(shè)計(jì) ? 2020-10-30 12:29 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

Xilinx FIR IP的介紹與仿真

1 xilinx fir ip 簡(jiǎn)介

1)符合 AXI4-Stream 的接口

2)高性能有限脈沖響應(yīng)(FIR),多相抽取器,多相內(nèi)插器,半帶,半帶抽取器和半帶內(nèi)插器,希爾伯特變換和內(nèi)插濾波器實(shí)現(xiàn)

3)最多支持 256 組系數(shù),處理一組以上時(shí),每組 2 至 2048 個(gè)系數(shù)。

4)輸入數(shù)據(jù)高達(dá) 49 位精度

5)濾波器系數(shù)高達(dá) 49 位精度

6)支持多達(dá) 1024 個(gè)交錯(cuò)數(shù)據(jù)通道

7)支持高級(jí)交錯(cuò)數(shù)據(jù)通道序列

8)通過(guò)共享控制邏輯支持多個(gè)并行數(shù)據(jù)通道

9)插值和抽取因子通常最多為 64,單通道濾波器的最大為 1024

10)支持大于時(shí)鐘頻率的采樣頻率

11)在線系數(shù)重裝能力

12)用戶可選的輸出舍入

13)高效的多列結(jié)構(gòu),適用于所有過(guò)濾器的實(shí)現(xiàn)和優(yōu)化

Fir 公式

常規(guī)抽頭延遲線 FIR 濾波器表示

2設(shè)計(jì)驗(yàn)證思路

混頻模塊內(nèi)部包含兩個(gè) dds 模塊,一個(gè)產(chǎn)生 2khz sine 波,一個(gè)產(chǎn)生 3khz sine 波,然后相乘得到 1khz+6khz 的混頻,然后使用 xilinx FIR IP 設(shè)計(jì)一個(gè)低通濾波器濾掉 6khz,最后只剩 1khz。

3 matlab fdatool 設(shè)計(jì)低通濾波器

1)打開(kāi) fdatool

2)低通濾波器設(shè)計(jì)

Fs=44100;

Fpass =3000;

Fstop =5000;

Apass = 1;

Astop =120;

3系數(shù)量化

4)matlab 導(dǎo)出.coe

4 xilinx FIR IP的設(shè)置與仿真

左側(cè)包含 IP Symbol、Freq.Response、Implementation Details 和 CoefficientReload。右側(cè)包括 Filter Options、Channel Specification、Implementation、Detailed Implementation、Interface 和 Summary.

1)Filter Options

(1)系數(shù)源(Coefficient Source):直接在 GUI 中使用系數(shù)矢量參數(shù)或使用由 CoefficientFile 參數(shù)指定的 .coe 文件,指定要使用的系數(shù)輸入。

(2)系數(shù)向量(Coefficient Vector ):用于直接在 GUI 中指定濾波器系數(shù)。過(guò)濾器系數(shù)使用逗號(hào)分隔列表以十進(jìn)制形式指定,與過(guò)濾器系數(shù)數(shù)據(jù)文件中的 coefdata 字段相同。與 .coe 文件一樣,可以使用 FIR 編譯器根據(jù)您的要求適當(dāng)量化的非整數(shù)實(shí)數(shù)來(lái)指定濾波器系數(shù)。

(3)濾波器類(lèi)型(Filter Typ ):支持五種濾波器類(lèi)型:?jiǎn)嗡俾?FIR,插值 FIR,抽取 FIR,希爾伯特變換和插值 FIR。

2)Channel Specification

(1)選擇格式(Select format ):選擇用于指定硬件過(guò)采樣率,內(nèi)核可用于處理輸入采樣并生成輸出的時(shí)鐘周期數(shù)的格式。該值直接影響核心實(shí)現(xiàn)和所使用資源的并行度。選擇“頻率規(guī)格”后,可以指定“輸入采樣頻率”和“時(shí)鐘頻率”。這些值之間的比率以及其他核心參數(shù)決定了硬件過(guò)采樣率。

選擇“輸入采樣周期”時(shí),可以指定輸入采樣之間的時(shí)鐘周期數(shù)。同樣,選 擇“輸出采樣周期”時(shí),可以指定輸出采樣之間的時(shí)鐘周期數(shù)。

(2)采樣周期(Sample Period ):輸入或輸出采樣之間的時(shí)鐘周期數(shù)。當(dāng)指定了多個(gè)通道時(shí),該值應(yīng)該是時(shí)分多路復(fù)用輸入樣本數(shù)據(jù)流之間時(shí)鐘周期的整數(shù)??梢允褂梅?jǐn)?shù)采樣周期來(lái)指定大于時(shí)鐘頻率的采樣頻率 .

(3)輸入采樣頻率(Input Sampling Frequency ):該字段可以是整數(shù)或?qū)崝?shù)值;它指定一個(gè)通道的采樣頻率。根據(jù)時(shí)鐘頻率和濾波器參數(shù)(例如插值率和通道數(shù))設(shè)置上限。

(4)時(shí)鐘頻率(Clock Frequency ):此字段可以是整數(shù)或?qū)崝?shù)值。限制是根據(jù)采樣頻率,內(nèi)插率和通道數(shù)設(shè)置的。該領(lǐng)域僅影響體系結(jié)構(gòu)選擇。最終的實(shí)現(xiàn)可能無(wú)法達(dá)到指定的時(shí)鐘速率。

3) Implementation

(1)系數(shù)類(lèi)型(Coefficient Type ):系數(shù)數(shù)據(jù)可以指定為有符號(hào)或無(wú)符號(hào)。

(2)輸入數(shù)據(jù)小數(shù)位(Input Data Fractional Bits ):用于表示過(guò)濾器輸入數(shù)據(jù)樣本的小數(shù)部分的輸入數(shù)據(jù)寬度位數(shù)。該字段僅供參考。它與系數(shù)小數(shù)位一起使用,以計(jì)算濾波器的輸出小數(shù)位值。此參數(shù)在 IP 集成器中自動(dòng)設(shè)置,但也可以被覆蓋。

(3)輸出舍入模式(Output Rounding Mode ):指定要應(yīng)用于過(guò)濾器輸出的舍入類(lèi)型。

(4)輸出小數(shù)位(Output Fractional Bits ):此字段報(bào)告用于表示濾波器輸出樣本小數(shù)部分的輸出寬度位數(shù)

4) Interface

5) Freq.Response

將混頻信號(hào)和經(jīng)過(guò) xilinx FIR IP濾波后信號(hào)寫(xiě)出 matlab 觀察時(shí)域和頻域 .

1混頻信號(hào)

濾波前的 1khz+6khz 的混頻信號(hào)。

2濾波后

如上所示,經(jīng)過(guò)濾波后 6khz 完全被濾除,只剩下 1khz 信號(hào)。仿真驗(yàn)證成功。


審核編輯 黃昊宇

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FIR
    FIR
    +關(guān)注

    關(guān)注

    4

    文章

    151

    瀏覽量

    34149
  • 仿真
    +關(guān)注

    關(guān)注

    52

    文章

    4253

    瀏覽量

    135530
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    Xilinx Shift RAM IP概述和主要功能

    Xilinx Shift RAM IP 是 AMD Xilinx 提供的一個(gè) LogiCORE IP 核,用于在 FPGA 中實(shí)現(xiàn)高效的移位寄存器(Shift Register)。該
    的頭像 發(fā)表于 05-14 09:36 ?261次閱讀

    詳解Xilinx的10G PCS PMA IP

    如果要在Xilinx的FPGA上使用萬(wàn)兆以太網(wǎng)通信,大致有三種方法構(gòu)建協(xié)議棧。第一種使用GTX等Serdes作為底層的PHY,上層通過(guò)HDL實(shí)現(xiàn)構(gòu)建MAC和IP層,這種方式難度會(huì)比較大,底層需要完成PHY層的設(shè)計(jì),最終我想通過(guò)這種方式實(shí)現(xiàn)萬(wàn)兆以太網(wǎng)的搭建。
    的頭像 發(fā)表于 04-18 15:16 ?748次閱讀
    詳解<b class='flag-5'>Xilinx</b>的10G PCS PMA <b class='flag-5'>IP</b>

    深入解讀智多晶FIR IP

    在數(shù)字信號(hào)處理領(lǐng)域,FIR 濾波器憑借其穩(wěn)定性強(qiáng)、線性相位等優(yōu)勢(shì),被廣泛應(yīng)用于各類(lèi)信號(hào)處理場(chǎng)景。今天,就帶大家深入解讀西安智多晶微電子有限公司推出的FIR IP。
    的頭像 發(fā)表于 03-20 17:08 ?434次閱讀
    深入解讀智多晶<b class='flag-5'>FIR</b> <b class='flag-5'>IP</b>

    Vivado FIR IP核實(shí)現(xiàn)

    XilinxFIR IP核屬于收費(fèi)IP,但是不需要像 Quartus那樣通過(guò)修改license文件來(lái)破解。如果是個(gè)人學(xué)習(xí),現(xiàn)在網(wǎng)絡(luò)上流傳的license破解文件在破解Vivado的同
    的頭像 發(fā)表于 03-01 14:44 ?1576次閱讀
    Vivado <b class='flag-5'>FIR</b> <b class='flag-5'>IP</b>核實(shí)現(xiàn)

    SRIO介紹xilinx的vivado 2017.4中生成srio例程代碼解釋

    介紹 本處將從SRIO的數(shù)據(jù)流,數(shù)據(jù)協(xié)議,常用FPGA支持模式,以及IP例程中的時(shí)鐘大小計(jì)算等部分介紹SRIO的情況。 3.1 SRIO的數(shù)據(jù)流 SRIO通過(guò)生成IP后,通常情況下主要
    的頭像 發(fā)表于 12-10 16:24 ?2589次閱讀
    SRIO<b class='flag-5'>介紹</b>及<b class='flag-5'>xilinx</b>的vivado 2017.4中生成srio例程代碼解釋

    Vivado中FFT IP核的使用教程

    本文介紹了Vidado中FFT IP核的使用,具體內(nèi)容為:調(diào)用IP核>>配置界面介紹>>IP核端口介紹
    的頭像 發(fā)表于 11-06 09:51 ?3633次閱讀
    Vivado中FFT <b class='flag-5'>IP</b>核的使用教程

    Xilinx DDS IP核的使用和參數(shù)配置

    用RAM實(shí)現(xiàn)一個(gè)DDS,從原理上來(lái)說(shuō)很簡(jiǎn)單,在實(shí)際使用的時(shí)候,可能沒(méi)有直接使用官方提供的IP核來(lái)的方便。這個(gè)博客就記錄一下,最近使用到的這個(gè)DDS IP。
    的頭像 發(fā)表于 10-25 16:54 ?3606次閱讀
    <b class='flag-5'>Xilinx</b> DDS <b class='flag-5'>IP</b>核的使用和參數(shù)配置

    如何申請(qǐng)xilinx IP核的license

    在使用FPGA的時(shí)候,有些IP核是需要申請(qǐng)后才能使用的,本文介紹如何申請(qǐng)xilinx IP核的license。
    的頭像 發(fā)表于 10-25 16:48 ?1301次閱讀
    如何申請(qǐng)<b class='flag-5'>xilinx</b> <b class='flag-5'>IP</b>核的license

    Efinity FIFO IP仿真問(wèn)題 -v1

    Efinity目前不支持聯(lián)合仿真,只能通過(guò)調(diào)用源文件仿真。 我們生成一個(gè)fifo IP命名為fifo_sim 在Deliverables中保留Testbench的選項(xiàng)。 在IP的生成目
    的頭像 發(fā)表于 10-21 11:41 ?1510次閱讀
    Efinity FIFO <b class='flag-5'>IP</b><b class='flag-5'>仿真</b>問(wèn)題 -v1

    TAS5805M 128 Tap FIR filter的作用是什么?

    如下圖所示 1、128 Tap FIR filter的作用是什么? 2、TAS5805M Process Flows中只是介紹FIR濾波器系數(shù)用類(lèi)似于MATLAB的工具生成,再倒入進(jìn)去,要怎樣設(shè)置生成文件,然后再導(dǎo)入?
    發(fā)表于 10-15 07:41

    介紹FIR濾波模型的建立,分4個(gè)步驟

    本帖介紹FIR濾波模型的建立,分以下幾個(gè)步驟: 選定濾波結(jié)構(gòu):低通、高通、帶通、帶阻; 選定合適的窗函數(shù),常見(jiàn)的有hamming、hanning、blackman、ExactBlackman
    發(fā)表于 09-04 09:08

    ADS1247 FIR的優(yōu)點(diǎn)是什么?

    ADS1247 FIR的優(yōu)點(diǎn)是?
    發(fā)表于 08-13 08:08

    如何區(qū)分fir與iir的系統(tǒng)函數(shù)

    在數(shù)字信號(hào)處理領(lǐng)域,FIR(有限沖激響應(yīng))和IIR(無(wú)限沖激響應(yīng))濾波器是兩種常見(jiàn)的濾波器類(lèi)型。它們?cè)谠O(shè)計(jì)、性能和應(yīng)用方面具有顯著差異。 定義 1.1 FIR濾波器 FIR(Finite
    的頭像 發(fā)表于 07-19 09:39 ?2758次閱讀

    基于matlab FPGA verilog的FIR濾波器設(shè)計(jì)

    )相應(yīng)的改為if(i0<5)。 仿真的波形如下圖(fir濾波器的輸入輸出信號(hào)): 運(yùn)行matlab,用sin_1MHz_gen.m產(chǎn)生1MHz(f0 =1e6)正弦波信號(hào),F(xiàn)s/Fo
    發(fā)表于 07-04 20:11

    如何在ModelSim中添加Xilinx仿真庫(kù)

    。 9、再次打開(kāi)ModelSim,即可以看到Xilinx的庫(kù)已經(jīng)默認(rèn)出現(xiàn)在了庫(kù)列表里。以后仿真XilinxIP核時(shí),就不用每次都添加庫(kù)了。
    發(fā)表于 07-03 18:16