本應(yīng)用筆記介紹了 ISLA11xP50 模數(shù)轉(zhuǎn)換器 (ADC)。本文的目的是提供有關(guān) ISLA11xP50 輸出數(shù)據(jù)定時和同步程序的基本信息。

使用當(dāng)前的 FPGA 技術(shù)可以輕松地從 ISLA11xP50 ADC 捕獲數(shù)據(jù)。源同步 LVDS 接口以 250MHz 時鐘提供高達(dá) 500MHz 的 DDR 輸出數(shù)據(jù)。時鐘和數(shù)據(jù)在 ±250ps 內(nèi)對齊，在 500MSPS 運(yùn)行時在整個工藝、電壓和溫度范圍內(nèi)提供 1.5ns 的寬保證數(shù)據(jù)有效區(qū)域。

在內(nèi)部，輸入時鐘立即被二分頻，以便以輸出采樣率的一半為兩個 ADC 內(nèi)核提供時鐘。即使 500MSPS 輸出數(shù)據(jù)流由兩個交錯式 ADC 內(nèi)核生成，輸出數(shù)據(jù)也始終以已知順序從單個 ISLA11xP50 傳送。由于二分頻的不確定輸出相位，具有對齊輸入時鐘邊沿的多個 ADC 可能沒有對齊的輸出時鐘邊沿。CLKOUTP 信號可以在輸入時鐘的上升沿為高電平或低電平，除非特別強(qiáng)制為已知狀態(tài)。

ISLA11xP50 包括同步功能，可以更輕松地設(shè)計需要同步采樣或進(jìn)一步交錯采樣的系統(tǒng)。同步可能就像使用單個 ADC 輸出數(shù)據(jù)時鐘或 CLKDIVRST 引腳來強(qiáng)制同步一樣簡單。更復(fù)雜的方法可以使用 PHASE_SLIP 寄存器來調(diào)整時序。最佳方法取決于許多因素，包括時序余量、FPGA 系列、FPGA 設(shè)計工具和印刷電路板 (PCB) 限制。在 500MSPS 操作時，CLKDIVRSTP 建立和保持時序?qū)τ谀承┰O(shè)計可能具有挑戰(zhàn)性。通過門控 ADC 輸入時鐘以提供額外的裕量，可以有效地放寬這些時序要求。

輸出時序

ISLA11xP50 輸入時鐘和數(shù)據(jù)通過 ISLA11xP50 以類似的延遲路徑傳播，以放寬數(shù)據(jù)捕獲時序要求。ADC 輸出 DATA 將在 CLKOUTP 信號的 ±250ps 內(nèi)從一個樣本轉(zhuǎn)換到下一個樣本；在 500MSPS 時留下 1.5ns 的寬數(shù)據(jù)有效窗口。CLKOUTP 將在 1.8V 和 +25°C 時從 CLKP 延遲 2.6ns 至 3.3ns，如圖 1 所示，或在從 -40°C 至 1.7V 至 1.9V 的整個推薦工作范圍內(nèi)延遲 2.0ns 至 3.6ns +85°C。

內(nèi)部運(yùn)作

ISLA11xP50 的交錯操作需要將 500MHz 輸入時鐘除以 2，以便每個內(nèi)核以 250MSPS 進(jìn)行采樣。圖 2 顯示了 ADC 內(nèi)部時鐘電路的概念圖。時鐘分頻器通常在隨機(jī)狀態(tài)下從上電復(fù)位中出來，因此輸出時鐘相位（圖 2 中的 CLK_A、CLK_B）是不確定的。在使用單個 ADC 的正常操作中，未知時鐘相位無關(guān)緊要，輸出采樣順序始終正確。同步多個 ADC 時可能不是這種情況。CLKOUTP 相位的不確定性意味著 CLKOUTP 上升沿可能不會跨由同一時鐘源驅(qū)動的多個 ADC 對齊。如圖 3 所示，這種可能的相位差會導(dǎo)致所捕獲數(shù)據(jù)的采樣時間和序列出現(xiàn)意外差異。

同步

ISLA11xP50 提供兩種機(jī)制來控制輸出時鐘相位：

CLKDIVRSTP 引腳提供了同步多個 ADC 的最簡單方法。當(dāng) CLKDIVRSTP 在數(shù)據(jù)表設(shè)置和保持時間內(nèi)設(shè)置為高電平時，CLKOUTP 信號將始終被強(qiáng)制為已知相位。將 CLKP 和 CLKDIVRSTP 路由到具有相同 PCB 延遲的多個 ADC 允許所有 ADC 同時設(shè)置為相同的采樣相位。斷言 CLKDIVRSTP 可能會導(dǎo)致內(nèi)部 DLL 失去鎖定長達(dá) 52μs。在此 52μs 周期后，可能會捕獲有效數(shù)據(jù)。此過程必須在每次電源循環(huán)或 ADC 復(fù)位后完成。

可以寫入 PHASE_SLIP 寄存器 (0x71) 以有效地反轉(zhuǎn) CLKOUTP 信號。用戶測試模式允許輸出一對已知值，但使用這些值來識別時鐘相位關(guān)系比使用 CLKDIVRSTP 需要更多的 FPGA 代碼。與 CLKDIVRSTP 同步后，PHASE_SLIP 寄存器可用于延遲輸出數(shù)據(jù)以進(jìn)一步交錯多個 ADC。

如果 CLKDIVRSTP 需要寬松的建立和保持時間，則可以關(guān)閉輸入時鐘，將 CLKDIVRSTP 設(shè)置為高電平，然后重新啟用時鐘。必須使用無毛刺時鐘門控電路以確保可靠運(yùn)行。

編輯：hfy