1 引言

幾乎所有的信息系統(tǒng)（如電話、電視等）都在經(jīng)歷從模擬到數(shù)字的改變。數(shù)字硬件系統(tǒng) 有處理算法與硬件充分的獨(dú)立；軟件升級簡單快速等優(yōu)點(diǎn)。因此，數(shù)字接收機(jī)已經(jīng)開始應(yīng)用 于移動通信，民航空中管制系統(tǒng)，醫(yī)學(xué)成像等方面。在教學(xué)中也開始接觸到數(shù)字接收平臺。

在無線通信系統(tǒng)和工業(yè)控制系統(tǒng)的教學(xué)試驗(yàn)平臺設(shè)計(jì)中，提供接近真實(shí)的數(shù)據(jù)和接近真 實(shí)數(shù)據(jù)率的數(shù)據(jù)是檢驗(yàn)算法的性能和效率所必須的。而與真實(shí)系統(tǒng)相連接是不必要和高成本 的。因此設(shè)計(jì)階段提供一個近似的替代（數(shù)據(jù)模擬源）是最好方法。

本文針對數(shù)字接收機(jī)測試設(shè)計(jì)一個可靠而且通用的模擬測試數(shù)據(jù)源。該電路主要是為軟 件產(chǎn)生的模擬數(shù)據(jù)提供一個到達(dá)數(shù)字接收處理機(jī)的通路，并提供一個pc機(jī)與處理機(jī)通信的平 臺。該數(shù)據(jù)源采用了標(biāo)準(zhǔn)工業(yè)互聯(lián)總線（PCI）和低壓差分信號（LVDS）傳輸以保證系統(tǒng)的 高數(shù)據(jù)率。在軟件設(shè)計(jì)上采用分層結(jié)構(gòu)配合驅(qū)動程序提供了最大的系統(tǒng)靈活性。

2 系統(tǒng)結(jié)構(gòu)與硬件設(shè)計(jì)

2.1 系統(tǒng)模型

圖1示出了數(shù)字接收機(jī)試驗(yàn)平臺框圖，主要是由處理機(jī)和模擬數(shù)據(jù)源模塊組成。

1.軟件模擬源及顯示控制：根據(jù)模擬環(huán)境（數(shù)據(jù)率、信號干擾）產(chǎn)生模擬數(shù)據(jù)及回送結(jié)果的分析。

2.驅(qū)動程序：對（硬件端）它負(fù)責(zé)控制數(shù)據(jù)的發(fā)送接收，板卡ram在內(nèi)存的映射，中斷的管理等。

3.處理機(jī)：高速處理機(jī)由ADSP2116高速DSP組成，專注于高速數(shù)據(jù)流的算法。

模擬數(shù)據(jù)源形態(tài)為標(biāo)準(zhǔn)PCI板卡，框圖見圖2。

模擬數(shù)據(jù)源包含pc機(jī)和處理機(jī)的高速通道和模擬射頻前端數(shù)據(jù)流的應(yīng)用程序。通用計(jì)算 機(jī)作為數(shù)據(jù)源產(chǎn)生和分析工具。這樣提供了最大的靈活性。 數(shù)據(jù)模擬卡電路主要由7個部分組成：PCI橋負(fù)責(zé)本地總線和pc機(jī)pci總線的協(xié)議轉(zhuǎn)換； 控制邏輯由FPGA和下載電纜組成，修改功能可以完成測試、接收、發(fā)生數(shù)據(jù)的控制邏輯。

雙口RAM作為該板的數(shù)據(jù)緩存；LVDS串行器（SER）負(fù)責(zé)接收控制邏輯來的數(shù)據(jù)串行后送 到傳輸線上；LVDS接收解串器（DES）接收傳輸線上來的串行數(shù)據(jù)，解串后無誤的送到控 制邏輯中由其處理（存儲到RAM或轉(zhuǎn)換狀態(tài)）；電源形成所需的電源電壓；時鐘電路為板卡 的邏輯器件提供穩(wěn)定的本地時鐘源。

2.2 PCI橋接電路

PCI是工業(yè)互聯(lián)標(biāo)準(zhǔn)有32/64位寬度，33/66MHz頻率，PCI總線電信號采用電波反射增強(qiáng) 原理，最高理論可達(dá)4224Mbps。支持突發(fā)傳輸?？偩€設(shè)備可高效配置，可保證設(shè)備并行處 理。設(shè)計(jì)中我們選用PLX tech公司的PCI9052芯片。內(nèi)部功能見圖3。

9052是一個協(xié)議轉(zhuǎn)換電路，它將本地端的芯片連接到PCI總線，將pci指令（讀寫寄存器、 內(nèi)存、io）翻譯到本地端進(jìn)行相應(yīng)的操作。9052內(nèi)部提供了兩套配置寄存器：pci配置空間寄 存器和是本地配置寄存器，分別提供PCI和本地端的配置信息。硬件設(shè)計(jì)上對PCI端布線長 度有等長度限制外沒有特別要求。

2.3 LVDS收發(fā)器電路

LVDS（Low Voltage Differential Signaling）是采用低擺幅差分信號（350mV）傳輸數(shù)據(jù)的技 術(shù)，可以達(dá)到百到千兆位每秒的速率。LVDS具有速度高、功耗低、輻射小、成本低、抑制 共模干擾強(qiáng)的優(yōu)點(diǎn)。我們選用MAXIM生產(chǎn)的max9205/7（SER）串行器和max9206/8（DES）解串 器對實(shí)現(xiàn)LVDS。LVDS電平的傳輸沒有特別要求，CAT3/CAT5能夠達(dá)到10m的傳輸要求可以 滿足我們的測試要求。因此我們采用RJ45插座，同時PCB背板注意了阻抗匹配及鋁殼屏蔽抗 干擾的問題。

在SER/DES發(fā)送和接收數(shù)據(jù)前，必須對發(fā)送和接收鏈路進(jìn)行初始化（把DES和SER的PLL 同步到各自的本地時鐘）。當(dāng)SER同步到本地時鐘后，DES同步到串行器，最后完成初始化過 程。同步結(jié)束之后，SER和DES開始傳輸數(shù)據(jù)幀，由于每一幀含有開始比特1，10比特數(shù)據(jù)， 結(jié)束比特0，因此SER輸出為12倍傳輸時鐘。數(shù)據(jù)率非常高。

2.4 控制邏輯FPGA

我們選用Altare的EPF6016設(shè)計(jì)控制邏輯。Altare的開發(fā)工具M(jìn)axplusII和器件非常優(yōu)秀； 并且支持在線編程。為了保持設(shè)計(jì)的完善，我們將控制邏輯設(shè)定了兩種工作模式，數(shù)據(jù)模式 （見圖4）和測試模式。通過下載電纜修改邏輯設(shè)計(jì)就可以改變其工作模式。

數(shù)據(jù)模式中雙口ram被分成0體和1體呈現(xiàn)乒乓結(jié)構(gòu)，這樣交叉使用可以在LVDS上形成高 速的數(shù)據(jù)流，以模擬大規(guī)模陣列或者通信天線的輸出。測試摸索中LVDS收發(fā)器形成回路， 用于邏輯自檢和板塊測試。

2.5 存儲和外圍電路

我們采用雙端口IDT7133/7134提供乒乓存儲。一個端口與PCI9052無縫連接，作為PCI 直接操作的緩存。另一個端口與控制邏輯連接，供FPGA訪問。PC機(jī)主板提供了5v電源，通 過LT1117-3.3直流轉(zhuǎn)換器將5v轉(zhuǎn)換成3.3v供LVDS。為了LVDS PLL能夠有效鎖定，因此使用 40M時鐘模塊通過FPGA編程分頻后提供時鐘。圖5為模擬數(shù)據(jù)源板卡成品。

3 軟件設(shè)計(jì)

模擬源軟件包括驅(qū)動程序和應(yīng)用程序設(shè)計(jì)。

本課題中，設(shè)備驅(qū)動程序的主要任務(wù)是在系統(tǒng)內(nèi)存空間中守護(hù)一塊內(nèi)存，作為PCI板卡 上雙口RAM的鏡像，即完成雙口RAM和內(nèi)存的同步。當(dāng)卡發(fā)送數(shù)據(jù)時，數(shù)據(jù)從內(nèi)存中拷貝 到PCI板卡RAM中；接收數(shù)據(jù)時數(shù)據(jù)從PCI板卡RAM中拷貝到系統(tǒng)內(nèi)存中。該功能通過在驅(qū) 動程序加載時調(diào)用內(nèi)存分配函數(shù)完成。由于本設(shè)計(jì)中涉及到了系統(tǒng)中斷，驅(qū)動程序還要在系 統(tǒng)中設(shè)置中斷服務(wù)例程（ISR）。應(yīng)用程序完成模擬數(shù)據(jù)產(chǎn)生，分析等算法相關(guān)的內(nèi)容。應(yīng)用 程序開發(fā)目的是提供一個于MatLab的良好連接，使其能夠和MatLab環(huán)境協(xié)調(diào)工作，充分利 用MatLab的數(shù)學(xué)分析、計(jì)算能力（將另文論述）。

4 結(jié)論

本文針對數(shù)字接收機(jī)平臺測試，實(shí)現(xiàn)了一種通用的測試數(shù)據(jù)源。該模擬數(shù)據(jù)測試源基于 PCI和LVDS。本文系統(tǒng)具有擴(kuò)展性好，適應(yīng)性廣等優(yōu)點(diǎn)。

本文創(chuàng)新點(diǎn)：針對數(shù)字接收機(jī)平臺測試，基于PCI和LVDS設(shè)計(jì)了一種通用的測試數(shù)據(jù)源。 PCI和LVDS能適應(yīng)高數(shù)據(jù)率，分層軟件結(jié)構(gòu)能夠適應(yīng)各種應(yīng)用場景。對教學(xué)和工程實(shí)踐都有 較好參考價值。

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