在接下來的幾個高級過程節(jié)點的設備路線圖似乎已經(jīng)相對清晰。FinFET拓撲將被GAA(gate-all-around)器件取代，通常使用多個堆疊通道，金屬柵完全圍繞“納米片”。盡管鰭片由于在鰭片的高度和厚度上的遍歷而表現(xiàn)出改善的柵極至溝道靜電，但堆疊的納米片卻進一步改善了這種靜電控制-優(yōu)化了亞閾值泄漏電流。 提議的對納米片拓撲的擴展采用“forksheet”，如下圖所示。

forksheet研發(fā)的目標是消除nFET到pFET器件的間距規(guī)則（用于公共柵極輸入連接），用薄氧化物隔離兩組納米板。晶體管密度獲得這種引人注目的增益的代價是——柵極再次在三個側(cè)面上包圍了溝道體積–“ FinFET側(cè)面翻轉(zhuǎn)”是forksheet的一個常見的相似之處。 盡管后FinFET節(jié)點的大批量制造（HVM）的日期有些不確定，但是可以預料，這些不斷發(fā)展的納米片/forksheet拓撲將在2024-25年間出現(xiàn)。 目前正在積極進行工藝開發(fā)和設備研究，以尋找無數(shù)納米片的替代品。

假設“納米”設備拓撲將至少用于兩個進程節(jié)點，如果任何新設備要在2028-30年達到HVM，現(xiàn)在就需要積極地進行研究。 在最近的IEDM會議上，Synopsys展示了他們在此時間范圍內(nèi)針對“ 1nm”節(jié)點的領先器件替代產(chǎn)品之一的預測和設計技術(shù)協(xié)同優(yōu)化（DTCO）評估結(jié)果。本文總結(jié)了他們演講的重點。1nm 節(jié)點下圖描述了最近幾個工藝節(jié)點的晶體管密度的直線趨勢。（此圖是Synopsys與IC Knowledge，Inc.合作的一部分。）

關(guān)于這張圖需要注意的幾點：

x軸上的節(jié)點名稱代表了從14nm節(jié)點的簡單過渡，每個連續(xù)的數(shù)據(jù)點都由0.7X摩爾定律線性乘數(shù)定義(為了便于討論，如果DTCO工藝發(fā)展的目標確實是保持在這條曲線上，那么使用0.7X的命名是合適的。)

每個節(jié)點上的密度數(shù)據(jù)點代表來自多個代工廠的指標

數(shù)據(jù)點包括對邏輯和SRAM實施的單獨測量

邏輯密度通常與代工技術(shù)常用的基礎庫單元實現(xiàn)有關(guān)。例如，一個2輸入NAND單元的面積反映了單元中4個器件的使用情況。

接觸的多間距 the contacted poly pitch（CPP）

cell中水平金屬走線的數(shù)量（用于信號和電源）

cell鄰接隔離間隔（“擴散中斷”與單元之間的虛設柵極捆綁在一起）

另一個關(guān)鍵的單元維度是一個(可掃描的)數(shù)據(jù)觸發(fā)器的面積。上面的晶體管密度計算對每個邏輯數(shù)據(jù)點使用了NAND和FF單元的邏輯混合。 特別值得注意的是，在Synopsys對1nm節(jié)點的預測中使用的器件拓撲結(jié)構(gòu)的假設。目前正在積極研究，以便在與該節(jié)點一致的時間范圍內(nèi)評估幾種非硅場效應器件類型--例如，二維半導體材料(MoS2)和一維碳納米管。為了保持在晶體管密度曲線上的目標，Synopsys TCAD團隊采用了DTCO工藝定義來實現(xiàn)3D“互補FET”。下圖展示了CFET的橫截面。

CFET技術(shù)的一個吸引人的特征是與納米片拓撲結(jié)構(gòu)的相似性，后者將在1nm節(jié)點的時間范圍內(nèi)具有多年的制造經(jīng)驗。CFET方法的新穎之處在于pFET和nFET納米片的垂直放置。

CFET拓撲利用了典型的CMOS邏輯應用，其中將公共輸入信號施加到nFET和pFET器件的柵極。（稍后將討論具有僅nFET字線傳輸門的6T SRAM位單元的獨特情況。）

上圖顯示了pFET納米片如何直接位于nFET納米片下方。在圖中，存在兩個nFET納米片，比pFET窄，這主要是由于需要空間來接觸pFET源極和漏極節(jié)點，因此nFET的寬度減小了。并聯(lián)的兩個nFET將提供與pFET相當?shù)尿?qū)動強度。（CFET中的SRAM位單元設計采用了不同的策略。）還顯示了有源柵極上的M0接觸（COAG）拓撲結(jié)構(gòu)，擴展了這種最新的工藝增強功能。 CFET器件的處理需要特別注意pFET和nFET的形成。

用于pFET源/漏節(jié)點的SiGe的外延生長用于在溝道中引入壓縮應變，以提高空穴遷移率。然后執(zhí)行pFET柵極氧化物和金屬柵極沉積。隨后，nFET源極/漏極節(jié)點的外延Si生長，隨后的柵極氧化物和金屬柵極沉積必須遵守現(xiàn)有pFET器件施加的材料化學約束。

埋入式電源軌（Power rails） 請注意，對于1nm節(jié)點的假設是，本地VDD和GND分布將由“埋入電軌”（BPR）提供，它們位于基板中的納米片下方。結(jié)果，既需要“淺”（器件）通孔，又需要“深”（BPR）通孔。因此，BPR和過孔的金屬成分是關(guān)鍵的工藝優(yōu)化，以降低寄生接觸電阻。（主要）金屬必須具有低電阻率，并以極薄的勢壘和襯里材料沉積在溝槽中。

說到寄生，下面的（簡化）布局圖突出了CFET拓撲的獨特優(yōu)勢。CFET器件的三維方向消除了單獨的nFET和pFET區(qū)域之間的柵極穿越。而且，與FinFET器件布局相比，柵極到源極/漏極局部金屬化層的并行運行長度顯著減少。（圖中顯示了經(jīng)過納米片的較小的柵極長度擴展。）結(jié)果，使用CFET極大地改善了器件的寄生Rgate電阻和Cgs / Cgd電容。CFET SRAM設計在CFET工藝中實現(xiàn)6T SRAM位單元會引入一些權(quán)衡。Synopsys DTCO團隊選擇了獨特的設計特性，如下圖所示。

1. nFET下拉：pFET上拉比很容易達到2:1 前面所示的兩個較小的nFET納米片，其邏輯驅(qū)動強度比為1：1，與SRAM位單元中的pFET的寬度相同，驅(qū)動力為2：1。（請注意，這可以與FinFET位單元相媲美，其中nFET鰭片的數(shù)量為2而pFET鰭片的數(shù)量為1。） 2. 實現(xiàn)了一對修改的nFET傳輸門器件 用于傳輸門（pass gates）的兩個nFET納米片（略）比下拉電阻弱；柵極僅存在于納米片的三個側(cè)面上。

這種“三柵極”配置提供了更密集的位單元，并優(yōu)化了傳輸門：下拉nFET器件的相對強度，以實現(xiàn)可靠的單元讀取容限。 3. 通過門器件下的pFET納米片現(xiàn)在變成無效的“虛擬”門 4. 內(nèi)部6T單元互連使用唯一的“交叉耦合”層（在M0通孔水平） 在工藝開發(fā)的早期，DTCO分析利用TCAD模擬工具，來表示材料的光刻圖版、材料沉積和(選擇性)蝕刻輪廓。這項早期的優(yōu)化工作提供了對所需的工藝窗口、預期的材料尺寸和電學特性的見解，包括優(yōu)化自由載流子遷移率的溝道應變。

后續(xù)的寄生提取，與設備模型合并，為新工藝提供初步的功率/性能度量，并結(jié)合設備布局區(qū)域進行全面的PPA評估。下圖提供了上述SRAM位單元的DTCO的可視化分析。總結(jié)在IEDM上，Synopsys TCAD團隊提供了對 "1nm "節(jié)點特性的窺探，該節(jié)點基于CFET器件拓撲結(jié)構(gòu)，在兩個nFET納米片下面有一個pFET納米片。還假設了埋入式電源軌。光刻假設是基于利用（高數(shù)值孔徑）EUV--例如，39nm CPP（帶COAG）和19nmM0金屬間距。對于相對的PUPG驅(qū)動強度和內(nèi)部交叉耦合互連層，都采用了獨特的SRAM位單元設計方法。 這種DTCO分析的結(jié)果表明，1nm CFET節(jié)點可能確實能夠保持激進的晶體管密度，接近10億個晶體管/平方毫米。

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原文標題：關(guān)注 | 10億個晶體管/mm2 ！1nm節(jié)點可以這樣做

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