EDA 領(lǐng)域需要運(yùn)用許多不同的運(yùn)算軟件，然而 EDA 行業(yè)所面臨的挑戰(zhàn)在于，設(shè)計(jì)團(tuán)隊(duì)總需要采用當(dāng)前的處理器來設(shè)計(jì)及創(chuàng)建下一代的 SoC。

在 1990 年代和 2000 年代，微處理器公司將處理器的性能每年提高了約 50% 來解決這個(gè)問題。部分原因是摩爾定律在沒有產(chǎn)生功耗問題的同時(shí)，提高了硅芯片的性能；還有部分原因來自于處理器架構(gòu)的提升，可以通過更聰明的方法來執(zhí)行亂序執(zhí)行（Out-of-order Execution）、分支預(yù)測(cè)（Branch Prediction）以及解決所有其他設(shè)計(jì)上遭遇的困難。

摩爾定律提高了時(shí)鐘（Clock Cycle）頻率，而架構(gòu)的改善也提高了每個(gè)時(shí)鐘周期可執(zhí)行的命令數(shù)（IPC）。因此，如果我們需要更高的性能，只需等待即可，當(dāng)時(shí)的生活多美好！

然而兩件事情的發(fā)生使生活不再那么美好：首先，由于功耗限制，不可能再增加微處理器的時(shí)鐘頻率；其次，改變架構(gòu)也幾乎變不出花樣了。

從某種意義上說，摩爾定律還沒有結(jié)束，在芯片上仍然可以放置越來越多的晶體管，但不再以增加的單執(zhí)行線程（Single-Thread）性能來交付增加的處理器能力，而是以增加處理器核心數(shù)量來交付。

因此，不如我們使用“核心定律”（Core's Law）一詞，即處理器核心的數(shù)量呈指數(shù)增長。但因?yàn)槲覀兾辉诟淖兦€的平坦處，所以這一名詞并未引起關(guān)注，也從未流行?，F(xiàn)在，處理器具有 48 核，甚至 128 核，這一點(diǎn)明顯變成常態(tài)，而不太明顯的議題則是，運(yùn)算軟件如何適應(yīng)更多核。

秘密算法其實(shí)是一個(gè)大規(guī)模平行化的矩陣求解器。這是一種突破性算法，是 Cadence 在系統(tǒng)分析領(lǐng)域的秘密武器。它具有近乎線性的擴(kuò)展度，而且不影響任何精準(zhǔn)度。它運(yùn)用大量低容量的機(jī)器，幾乎具有無限的容量，卻不需要真正具備任何大型計(jì)算機(jī)——一個(gè)在您需要時(shí)派不上用場(chǎng)，或者大多閑置、等待被使用的工具。整個(gè)基礎(chǔ)架構(gòu)可動(dòng)態(tài)部署到云端（或數(shù)據(jù)中心）中，并具有容錯(cuò)重啟功能——因?yàn)楫?dāng)大量的機(jī)器一起使用時(shí)，罕見的事也會(huì)發(fā)生。

許多 EDA 以稀疏矩陣（Sparse Matrices）形式編碼來求解大量方程式。稀疏矩陣是其中大多數(shù)項(xiàng)目為零的矩陣。因?yàn)椴恍枰@式記錄為零矩陣項(xiàng)，這意味著它們可以非常有效地存儲(chǔ)在電腦內(nèi)存中。

通常，這些矩陣是對(duì)稱的，由于只需要記錄矩陣的一半，因此可以進(jìn)一步節(jié)省成本。這是因?yàn)樵S多電氣特性是對(duì)稱的：從節(jié)點(diǎn) 1 到節(jié)點(diǎn) 2 的電容與從節(jié)點(diǎn) 2 到節(jié)點(diǎn) 1 的電容相同。

Cadence 在過去幾年中在計(jì)算軟件（Somputational Software）方面取得的突破之一，就是強(qiáng)調(diào)如何在大量核心和/或服務(wù)器上使用這些大型稀疏矩陣進(jìn)行矩陣代數(shù)運(yùn)算，舉例來說，Cadence 的 Voltus、Clarity、Celsius 等都是相同的解決方案?，F(xiàn)在，Sigrity 加入了上述的解決方案。

Sigrity X

Sigrity X 可提供仿真速度和設(shè)計(jì)處理量高達(dá) 10 倍的性能，而不會(huì)影響任何精準(zhǔn)度。這是通過在云端（或大型本地?cái)?shù)據(jù)中心）中進(jìn)行大規(guī)模分布式仿真所實(shí)現(xiàn)?；旧吓c Clarity 3D Solver 的基礎(chǔ)相同，是以大規(guī)模分布式仿真技術(shù)，進(jìn)行兼顧電源影響的信號(hào)完整性分析。分析信號(hào)完整性的最大挑戰(zhàn)之一，就是受到影響的層面廣大。功耗會(huì)影響溫度，進(jìn)而影響 IR drop，再影響到時(shí)序，再影響到信號(hào)完整性。

混合求解器的另一個(gè)新發(fā)展是多線式檢查。信號(hào)完整性探索與核心數(shù)量呈現(xiàn)線性關(guān)系（因?yàn)樘剿鞯拿總€(gè)配置完全獨(dú)立，因此不需要連續(xù)通訊）。

Sigrity X 技術(shù)可適用于 Sigrity 系列產(chǎn)品：PowerSI、PowerDC、XtractIM、SystemSI 和 OptimizePI。但是，以上并不是最新版 Sigrity 的唯一變革——Sigrity 全新的用戶界“Layout Workbench”非常易于使用。可根據(jù)您的喜好，變更成亮色或深色主題畫面（正如同手機(jī)操作），也可取決于您所在的位置和一天中的時(shí)間做出調(diào)整——與 Clarity 3D Solver 所提供的 GUI 相同。

同時(shí)，Sigrity X 還配備了最新的數(shù)據(jù)庫，這使得在機(jī)器之間移動(dòng)仿真文件變得更加容易，因?yàn)樗蟹抡骖愋偷娜績?nèi)容都封裝在了單個(gè)文件中。保存功能也得到了改進(jìn)，可以處理任何其他依賴的仿真數(shù)據(jù)（Dependencies）。

以下的范例說明了新版本性能的顯著提升。該示例設(shè)計(jì)具有 ：

20 層

68,807 凸塊（Bumps）

1,006,136 的過孔（Vias）

483,894 條走線（Traces）

以上使用 2019 PowerSI Hybrid Solver 混合求解器，需要 15 天才能完成。而使用新的 2021.1 Hybrid Solver 混合求解器，并使用相同數(shù)量的核心，同樣的過程只需 1.5 天即可完成。

當(dāng)前，信號(hào)完整性分析的兩個(gè)熱門領(lǐng)域是 PAM4 和 DDR5 內(nèi)存接口：

PAM4 是一種使用四個(gè)電平、每個(gè)（恢復(fù)的）時(shí)鐘周期傳輸兩位的信號(hào)技術(shù)，它可應(yīng)用于 112G SerDes，以及即將到來的 PCIe 6.0 標(biāo)準(zhǔn)（尚未最終確定，但納入 PAM4 則不會(huì)更改）。

DDR5 是 DDR DRAM 接口的最新版本，正逐漸成為內(nèi)存接口市場(chǎng)的流行領(lǐng)域。DDR5 有望在 2022 年成為最常用的接口（Cadence 與美光（Micron）已經(jīng)持續(xù)在 DDR5 接口技術(shù)開發(fā)上合作多年）。

新版本的使用經(jīng)驗(yàn)

關(guān)于客戶的成功案例，Renasas 的 Tamio Nagano 表示：

“新一代 Sigrity X 讓我們的 IC 封裝簽核的重要流程得到了顯著改善；過去耗時(shí)超過一天的仿真現(xiàn)在可以在短短幾個(gè)小時(shí)內(nèi)完成。我們很高興在生產(chǎn)設(shè)計(jì)中采用了這項(xiàng)新技術(shù)，將驗(yàn)證過的性能提高了 10 倍?！?/p>

另一則成功案例則來自 5G 芯片領(lǐng)域， Mediatek 的 Aaron Yang 表示：

“新一代的 Sigrity X 版本不僅可以以相同的精準(zhǔn)度，讓大量設(shè)計(jì)的分析速度提高 10 倍，而且還能擴(kuò)展到過去無法分析的更大、更復(fù)雜的設(shè)計(jì)中。這款構(gòu)建生產(chǎn)力的產(chǎn)品幫助我們省去好幾個(gè)禮拜的設(shè)計(jì)時(shí)間，加快產(chǎn)品交付速度?！?/p>

原文標(biāo)題：Sigrity X 2021 盛裝登場(chǎng)！

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