無線通信網絡的設計通常側重考慮帶寬、工作頻率和時延等因素。本文將著重介紹實現低時延性能的設計考慮因素，特別是從設備首次接收到信號，到信號到達其最終目的地之間的時間如何實現最小化。通常，這種功能性時延對許多應用系統和用戶都非常關鍵，如電信運營商采用的低時延通信系統和應用，以及高頻交易無線網絡的用戶。

在信號傳輸過程中，有很多地方都會發(fā)生延遲，從入射無線信號與天線交互，直到信號所包含的信息可以被使用或到達接收器等。要計算時延，有許多因素需要考慮。本文研究與軟件定義的無線電（SDR）設置相關聯的時延，該設置連接外部主機系統以運行額外的應用邏輯。因此，整個系統的總時延可以是以下時延之和；

˙無線鏈群時延

˙轉換器

˙傳輸層（位于轉換器和處理器之間）

˙DSP/處理

˙板外網絡層

˙應用層

無線電鏈

無線電鏈群時延是信號從RF輸入傳播到轉換器所花費的時間。造成時延的因素有很多，包括天線與轉換器之間的布線，以及PCB本身的走線時延。時延的大小取決于所用的電介質和導體的幾何形狀，并且與頻率有關，通常測得的時延約為5-10ps/mm。一般來說，介電常數越高，傳播距離越長，群時延就越大。在大型無線電鏈路上，甚至會表現為納秒級的累積時延。

除了傳播時延，設計中的物理組件也影響群時延。特別是濾波器、放大器和比較器，通常都會對設備造成額外的群時延。一些要求苛刻的應用通常都要求測量或模擬整個無線電鏈的群時延，從而更好地了解時延的來源。

整個無線電鏈的時延通常為數百皮秒到數十納秒不等，具體取決于設計和應用。

轉換器

信號經過無線電鏈之后，下一步就到達轉換器。在這一步需要考慮模擬采樣和數字轉換之間的時間。其中，在接收路徑上與模數轉換器（ADC）有關，在發(fā)送路徑與數模轉換器（DAC）有關。在這兩種情況下，模擬采樣與其數字表達之間的時延與許多因素相關，包括板載DSP（插值、通道化、濾波、上轉換或下轉換）以及數字傳輸機制（并行LVDS或串行JESD204鏈路）。變換器的復雜性增加，與之相關的時延也會增加。選擇具有低時延無線電的變換器，其關鍵是盡最大程度地減少DSP的使用，并通常著眼于高采樣率和盡可能小的數字緩沖器。

傳輸層和DSP

在轉換器和主機應用之間，通常會用到FPGA或專用ASIC，以支持各種DSP和調制/解調。這些器件通常包括影響時延的多個過程，比如傳輸層緩沖、收發(fā)器/ SERDES時延、DSP、緩沖，以及組幀/解幀。盡管這些過程對功能而言是必要的，但根據執(zhí)行的DSP數量和額外的應用處理，時延對整個系統的影響可能相當大。因此，需要將傳輸層視為不同的傳輸層部分（以太網、InfiniBand、PCIe、JESD204）進行檢查，并在器件和主機端采取不同的時延與性能平衡方案。

傳輸層的選擇會影響應用側的時延，因為易于在邏輯或硬件中實現的設計，可能會帶來軟件、可維護性或成本方面的復雜性，或者性能方面的折衷。因此，我們必須仔細審查不同標準的影響，才能最好地確定最佳的傳輸層實現。

有些應用對時延非常敏感，這類應用的無線設計是一個挑戰(zhàn)，可能需要做很多折衷考慮。從PCB裸板所用的材料，到FPGA上實現DSP的復雜性，以及所用的網絡層，所有這些都是設計要考慮的重要因素。幸運的是，這些折衷都可以量化，可以幫助確保在不犧牲其它性能要求的情況下，滿足系統的時延要求。在嘗試設計新系統之前，先搜索已商用的軟件定義無線電（SDR）解決方案會非常有用。因為這些方案都經過精心設計，可以滿足各種應用的極低時延要求。

編輯：jq