目前，在很多通信芯片及系統(tǒng)的開(kāi)發(fā)中，常常需要用到存儲(chǔ)容量大、讀寫(xiě)速度高的存儲(chǔ)器。在各種隨機(jī)存儲(chǔ)器件中，SDRAM 的價(jià)格低、體積小、速度快、容量大，是比較理想的器件。但是，與SRAM相比較，SDRAM的控制邏輯復(fù)雜，使用很不方便。

為了解決這個(gè)矛盾，需要設(shè)計(jì)專(zhuān)用的SDRAM控制器，使系統(tǒng)用戶象使用SRAM一樣方便的使用SDRAM是十分必要的。考慮到控制器的通用性，本文提出了一種通用的SDRAM控制器的 Verilog設(shè)計(jì)，并給出了實(shí)現(xiàn)結(jié)果。

1 SDRAM的工作原理

通常一個(gè)SDRAM中包含2個(gè)或4個(gè)BANK，每個(gè)BANK的存儲(chǔ)單元是按行和列尋址的。由于這種特殊的存儲(chǔ)結(jié)構(gòu)，與SRAM比較而言，SDRAM在工作的原理上有以下幾個(gè)特點(diǎn)：

第一，SDRAM在上電100us-200us 后，必須由一個(gè)初始化過(guò)程來(lái)配置SDRAM的工作模式。初始化過(guò)程是由啟動(dòng)指令流完成：首先由一個(gè)Precharge all bank指令完成對(duì)所有BANK的預(yù)充，然后是兩個(gè)或多個(gè)Auto Refresh指令，最后在模式配置指令下完成SDRAM內(nèi)部模式設(shè)置寄存器的配置。模式寄存器的值控制著SDRAM的工作方式，詳細(xì)描述如表1所示。

SDRAM模式寄存器：

第二，SDRAM行列地址采用復(fù)用的方式減少了地址總線的密度。這樣以來(lái)，SDRAM在每次讀寫(xiě)操作時(shí)，行列地址要鎖存。具體的，由ACTIVE命令激活要讀寫(xiě)B(tài)ANK，并鎖存行地址，然后在讀寫(xiě)指令有效時(shí)鎖存列地址。

第三，SDRAM的操作是通過(guò) AP信號(hào)的組合指令字完成的。由于特殊的存儲(chǔ)結(jié)構(gòu)，SDRAM操作指令比較多，不像SRAM一樣只有簡(jiǎn)單的讀寫(xiě)，其主要的指令字見(jiàn)表2。

2 通用SDRAM控制器的設(shè)計(jì)

2.1 總體設(shè)計(jì)框圖

SDRAM控制器的內(nèi)部結(jié)構(gòu)，包括控制寄存器、初始化請(qǐng)求產(chǎn)生、刷新請(qǐng)求產(chǎn)生、指令仲裁器、指令譯碼、數(shù)據(jù)通路六個(gè)模塊?？刂萍拇嫫骺刂芐DRAM的各種工作模式，其值可以通過(guò)MCU接口配置。

指令仲裁器對(duì)系統(tǒng)的讀寫(xiě)請(qǐng)求信號(hào)sdram*rd*n、sdram*wr*n及初始化請(qǐng)求和刷新請(qǐng)求進(jìn)行仲裁。仲裁的結(jié)果由指令譯碼器譯碼產(chǎn)生 SDRAM的操作指令字。用Sdram*busy信號(hào)指示SDRAM總線的閑忙，sdramready為SDRAM控制器對(duì)系統(tǒng)讀寫(xiě)請(qǐng)求的響應(yīng)指示，指示對(duì)數(shù)據(jù)有效的讀寫(xiě)操作。

2.2 各模塊的設(shè)計(jì)

2.2.1 控制寄存器模塊

包含控制工作模式的各種寄存器。系統(tǒng)用戶可以根據(jù)實(shí)際需要配置SDRA的工作模式。可以通過(guò)MCU接口來(lái)配置，也可以省去MCU接口而通過(guò)預(yù)設(shè)參數(shù)來(lái)配置。寄存器主要包括兩類(lèi)：一是初始化模式控制寄存器，用于控制SDRAM初始化指令流的產(chǎn)生方式；二是SDRAM模式控制寄存器，用于SDRAM的刷新及其它操作指令參數(shù)的控制。

2.2.2 初始化請(qǐng)求產(chǎn)生模塊

上電后初始化請(qǐng)求信號(hào)的產(chǎn)生延遲控制。由于系統(tǒng)上電100us-200us 后時(shí)鐘才能穩(wěn)定，之后，SDRAM才可以開(kāi)始初始化操作。為防止譯碼毛刺的出現(xiàn)，采用格雷碼計(jì)數(shù)器來(lái)實(shí)現(xiàn)這一延遲的控制。系統(tǒng)復(fù)位結(jié)束后，啟動(dòng)計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)到設(shè)定的值后計(jì)數(shù)值保持，同時(shí)譯碼產(chǎn)生初始化的請(qǐng)求信號(hào)，在SDRAM初始化完成后請(qǐng)求變?yōu)闊o(wú)效。

2.2.3 刷新請(qǐng)求產(chǎn)生模塊

根據(jù)模式寄存器的配置的頻率產(chǎn)生SDRAM的刷新請(qǐng)求信號(hào)。這部分電路也是采用格雷碼計(jì)數(shù)器實(shí)現(xiàn)的。計(jì)數(shù)器計(jì)到設(shè)定的值后產(chǎn)生刷新請(qǐng)求信號(hào)，同時(shí)返回到初值繼續(xù)計(jì)數(shù)。

2.2.4 指令仲裁器模塊

對(duì)初始化請(qǐng)求、刷新請(qǐng)求和系統(tǒng)的讀寫(xiě)請(qǐng)求進(jìn)行優(yōu)先級(jí)仲裁，產(chǎn)生初始化響應(yīng)initial*hold、刷新響應(yīng)ref*hold和讀寫(xiě)響應(yīng)sdram*wr*hold。初始化操作只在上電時(shí)進(jìn)行一次，它是SDRAM正常工作的基礎(chǔ)，所以它的優(yōu)先級(jí)最高。刷新請(qǐng)求的優(yōu)先級(jí)次高，讀寫(xiě)請(qǐng)求的優(yōu)先級(jí)最低。當(dāng)某一種操作正在執(zhí)行時(shí)不會(huì)響應(yīng)后來(lái)的請(qǐng)求。

2.2.5 指令譯碼器模塊

根據(jù)指令仲裁器的結(jié)果和SDRAM控制器模式寄存器對(duì)工作模式參數(shù)的設(shè)置，分別對(duì)初始化指令、刷新指令、讀寫(xiě)指令進(jìn)行譯碼。譯碼的結(jié)果就是輸出的控制指令字。當(dāng)initial*hold=1時(shí)，譯碼產(chǎn)生SDRAM的初始化指令流；

當(dāng)ref*hold=1時(shí)，譯碼產(chǎn)生刷新指令；當(dāng)sdram*wr*hold=1并且讀有效（Sdram*rd*n=0）或?qū)懹行?（Sdram*wr*n=0）時(shí)，根據(jù)寄存器設(shè)置的指令參數(shù)譯碼輸出BANK激活指令、讀指令及預(yù)充指令。

此外，在SDRAM執(zhí)行任何一種操作時(shí)，都用 sdram*busy=1來(lái)指示SDRAM忙；用sdram*busy=0來(lái)指示SDRAM空閑。用sdram*ready=1指示系統(tǒng)對(duì)SDRAM數(shù)據(jù)有效的讀寫(xiě)操作。譯碼模塊采用Verilog結(jié)合狀態(tài)機(jī)的設(shè)計(jì)方法，直觀清晰，提高了電路的設(shè)計(jì)周期。

SDRAM控制器軟核設(shè)計(jì)的狀態(tài)機(jī)實(shí)現(xiàn)原理如圖2所示，包含了10個(gè)狀態(tài)，其中從Power on到Mode reg set為上電后SDRAM的初始化過(guò)程。其余狀態(tài)為SDRAM的正常讀寫(xiě)及刷新操作過(guò)程。

2.2.6 數(shù)據(jù)通路模塊

是根據(jù)寄存器的設(shè)置及指令譯碼的結(jié)果對(duì)把系統(tǒng)非復(fù)用的地址處理為SDRAM復(fù)用的地址，使得SDRAM的地址及數(shù)據(jù)和相應(yīng)的操作指令在時(shí)序上同步。

3接口時(shí)序

3.1寫(xiě)時(shí)序（Burst=1）

3.2 讀時(shí)序（CAS=3，Burst=1）

4 實(shí)現(xiàn)及應(yīng)用

本設(shè)計(jì)用Candence公司的 Ncverilog仿真工具進(jìn)行了功能仿真。在仿真過(guò)程中，外部的SDRAM采用了Micron公司網(wǎng)上提供的1M×16、2M×2、4M×2的仿真模型，結(jié)果正確。

最后，該控制器軟核作為SDRAM的接口電路嵌在了西安深亞公司EOS0121芯片設(shè)計(jì)中，采用Actel公司的Designer R1-2002工具進(jìn)行了綜合布線，在ProASIC A500K180 208Pin的FPGA上得到了實(shí)現(xiàn)。目前該芯片已被多家公司采用，反映良好。從而也說(shuō)明了該SDRAM控制器軟核性能可靠，工作穩(wěn)定。

由于采用了IP核的設(shè)計(jì)思想，只要修改少量的參數(shù)配置就可以支持多個(gè)廠家多種型號(hào)的SDRAM器件。對(duì)特定容量的SDRAM的特定工作模式而言，只要根據(jù)其器件參數(shù)進(jìn)行設(shè)定，控制器就可以適用特定SDRAM的特定工作模式。

5 結(jié)束語(yǔ)

Verilog硬件描述語(yǔ)言已越來(lái)越廣泛地應(yīng)用于EDA領(lǐng)域，大多數(shù)EDA設(shè)計(jì)工程師都用它來(lái)進(jìn)行ASIC設(shè)計(jì)和FPGA開(kāi)發(fā)。用高級(jí)語(yǔ)言進(jìn)行電路設(shè)計(jì)，可以靈活的修改參數(shù)，增加了電路設(shè)計(jì)的通用性和可移植性。

最后，需要指出的是采用IP核的方法設(shè)計(jì)電路，既可以單獨(dú)使用，也可以嵌入到ASIC或FPGA的電路設(shè)計(jì)中去，大大縮短了產(chǎn)品開(kāi)發(fā)周期，應(yīng)該大力推廣。

編輯：jq