一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Verilog HDL語言中任務(wù)與函數(shù)的比較

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2021-07-02 10:24 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

C語言類比,可以把任務(wù)理解成返回類型為void的子程序,把函數(shù)理解為帶有返回值類型的子程序。

1、任務(wù)(task)

(1)任務(wù)定義的語法為:

task《任務(wù)名》; 《端口與類型說明》 《局部變量說明》 begin 《語句》 endendtask

需要注意的是,在第一行task語句中不能列出端口名列表;可以沒有輸入、輸出端口和雙向端口,也可以有一個或多個輸入、輸出端口和雙向端口。

(2)任務(wù)的調(diào)用

《任務(wù)名》(端口1,端口2,。..,端口n);

任務(wù)的調(diào)用只能在過程塊中進(jìn)行。當(dāng)被調(diào)用的任務(wù)具有輸入或輸出端口時,任務(wù)調(diào)用語句必須包含端口列表。這個列表內(nèi)端口出現(xiàn)的順序和類型必須與任務(wù)定義的順序和類型一致。

2、函數(shù)(function)

函數(shù)的目的是通過返回一個值來響應(yīng)輸入信號的值。函數(shù)不能啟動任務(wù),但任務(wù)可以啟動函數(shù)。在Verilog HDL中函數(shù)被當(dāng)作操作符來使用,結(jié)果就是這個函數(shù)的返回值。

(1)函數(shù)的定義

function《返回值的類型和位寬》(函數(shù)名) 《端口與類型說明》 《局部變量說明》 begin 《語句》 endendfunction

其中,返回值的類型和位寬是可選項,如果缺省會返回一位寄存器類型數(shù)據(jù)。Verilog HDL認(rèn)為函數(shù)的定義隱式地聲明了與函數(shù)同名的寄存器。函數(shù)的定義把函數(shù)被返回值所賦值寄存器的名稱初始化為與函數(shù)同名的內(nèi)部變量。

(2)函數(shù)的調(diào)用

《函數(shù)名》(《輸入表達(dá)式1》,《輸入表達(dá)式2》,。..,《輸入表達(dá)式n》);

其中,n個輸入表達(dá)式要與函數(shù)定義結(jié)構(gòu)中說明的各個端口一一對應(yīng),他們代表各個輸入端口的輸入數(shù)據(jù),這些輸入表達(dá)式的排列順序及類型必須與各個輸入端口在函數(shù)定義結(jié)構(gòu)中的排列順序及類型嚴(yán)格保持一致。

函數(shù)的調(diào)用不能單獨作為一條語句出現(xiàn),他只能作為一個操作出現(xiàn)在賦值語句內(nèi),不僅能夠用于過程塊內(nèi)的賦值,還能夠出現(xiàn)在assign語句中。

3、任務(wù)與函數(shù)的比較

(1)函數(shù)至少必須有一個輸入端口,而任務(wù)可以有多個、一個或沒有輸入端口;

(2)函數(shù)不能有輸出端口,而任務(wù)可以有多個、一個或沒有輸出端口;

(3)函數(shù)調(diào)用通過函數(shù)名返回一個返回值,而任務(wù)調(diào)用通過端口傳遞返回值;

(4)函數(shù)中不能調(diào)用任務(wù),但任務(wù)中可以調(diào)用函數(shù);

(5)函數(shù)調(diào)用不能作為一條語句出現(xiàn),而任務(wù)調(diào)用可以;

(6)函數(shù)調(diào)用可以出現(xiàn)在過程塊或者連續(xù)賦值語句中,而任務(wù)調(diào)用只能出現(xiàn)在過程塊中。

文章出處:【微信公眾號:FPGA之家】

責(zé)任編輯:gt

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 數(shù)據(jù)
    +關(guān)注

    關(guān)注

    8

    文章

    7250

    瀏覽量

    91537
  • C語言
    +關(guān)注

    關(guān)注

    180

    文章

    7630

    瀏覽量

    140992

原文標(biāo)題:Verilog HDL語言(3) : 任務(wù)和函數(shù)

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點推薦

    verilog模塊的調(diào)用、任務(wù)函數(shù)

    在做模塊劃分時,通常會出現(xiàn)這種情形,某個大的模塊中包含了一個或多個功能子模塊,verilog是通過模塊調(diào)用或稱為模塊實例化的方式來實現(xiàn)這些子模塊與高層模塊的連接的.
    的頭像 發(fā)表于 05-03 10:29 ?597次閱讀
    <b class='flag-5'>verilog</b>模塊的調(diào)用、<b class='flag-5'>任務(wù)</b>和<b class='flag-5'>函數(shù)</b>

    FPGA Verilog HDL語法之編譯預(yù)處理

    Verilog HDL語言和C語言一樣也提供了編譯預(yù)處理的功能?!熬幾g預(yù)處理”是Verilog HDL
    的頭像 發(fā)表于 03-27 13:30 ?548次閱讀
    FPGA <b class='flag-5'>Verilog</b> <b class='flag-5'>HDL</b>語法之編譯預(yù)處理

    一文詳解Verilog HDL

    Verilog HDL(Hardware Description Language)是一種硬件描述語言,用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建?!,F(xiàn)實生活中多用于專用集成電路
    的頭像 發(fā)表于 03-17 15:17 ?2273次閱讀
    一文詳解<b class='flag-5'>Verilog</b> <b class='flag-5'>HDL</b>

    淺談Verilog和VHDL的區(qū)別

    Verilog和VHDL是兩種廣泛使用的硬件描述語言HDL),它們用于描述和模擬數(shù)字電路系統(tǒng)的行為和結(jié)構(gòu)。這兩種語言的主要作用是幫助工程師設(shè)計、仿真和驗證集成電路(IC)和系統(tǒng)級芯片
    的頭像 發(fā)表于 02-17 14:20 ?1436次閱讀
    淺談<b class='flag-5'>Verilog</b>和VHDL的區(qū)別

    EE-128:C語言中的DSP:從C調(diào)用匯編類成員函數(shù)

    電子發(fā)燒友網(wǎng)站提供《EE-128:C語言中的DSP:從C調(diào)用匯編類成員函數(shù).pdf》資料免費下載
    發(fā)表于 01-07 13:48 ?0次下載
    EE-128:C<b class='flag-5'>語言中</b>的DSP:從C調(diào)用匯編類成員<b class='flag-5'>函數(shù)</b>

    Verilog 與 ASIC 設(shè)計的關(guān)系 Verilog 代碼優(yōu)化技巧

    Verilog與ASIC設(shè)計的關(guān)系 Verilog作為一種硬件描述語言HDL),在ASIC設(shè)計中扮演著至關(guān)重要的角色。ASIC(Application Specific Integr
    的頭像 發(fā)表于 12-17 09:52 ?982次閱讀

    Verilog與VHDL的比較 Verilog HDL編程技巧

    Verilog 與 VHDL 比較 1. 語法和風(fēng)格 VerilogVerilog 的語法更接近于 C 語言,對于有 C
    的頭像 發(fā)表于 12-17 09:44 ?1611次閱讀

    數(shù)字系統(tǒng)設(shè)計與Verilog HDL

    數(shù)字系統(tǒng)設(shè)計與Verilog HDL 1.兼職職位 ,不坐班,等待公司分配任務(wù),時間自由 2.薪資: 200-5000不等可具體協(xié)商 3.要求:國內(nèi)985/211院校在讀或畢業(yè),或者國外前100的院校 4.英語水平:四級500+
    發(fā)表于 11-06 17:57

    Verilog硬件描述語言參考手冊

    一. 關(guān)于 IEEE 1364 標(biāo)準(zhǔn)二. Verilog簡介三. 語法總結(jié)四. 編寫Verilog HDL源代碼的標(biāo)準(zhǔn)五. 設(shè)計流程
    發(fā)表于 11-04 10:12 ?4次下載

    C語言中的socket編程基礎(chǔ)

    數(shù)據(jù) 步驟6:關(guān)閉socket 創(chuàng)建socket 在C語言中,創(chuàng)建socket需要使用socket()函數(shù)。這個函數(shù)需要兩個參數(shù):域
    的頭像 發(fā)表于 11-01 16:51 ?1146次閱讀

    system verilog語言簡介

    ICer需要System Verilog語言得加成,這是ICer深度的表現(xiàn)。
    發(fā)表于 11-01 10:44 ?0次下載

    FPGA編程語言的入門教程

    FPGA(現(xiàn)場可編程邏輯門陣列)的編程涉及特定的硬件描述語言HDL),其中Verilog和VHDL是最常用的兩種。以下是一個FPGA編程語言(以V
    的頭像 發(fā)表于 10-25 09:21 ?1121次閱讀

    Verilog HDL的基礎(chǔ)知識

    本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識,重點介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)任務(wù)語法知識。
    的頭像 發(fā)表于 10-24 15:00 ?1141次閱讀
    <b class='flag-5'>Verilog</b> <b class='flag-5'>HDL</b>的基礎(chǔ)知識

    FPGA Verilog HDL有什么奇技巧?

    不同的代碼段,方便進(jìn)行代碼的調(diào)試和不同配置的實現(xiàn)。 利用 always_ff 、 always_latch 等新的語法特性:在特定的場景下更清晰地表達(dá)電路的行為。 利用系統(tǒng)任務(wù)函數(shù):如 **display
    發(fā)表于 09-12 19:10

    c語言中從左到右結(jié)合怎么看

    在C語言中,操作符的結(jié)合性(Associativity)是指當(dāng)操作符在表達(dá)式中連續(xù)出現(xiàn)時,它們?nèi)绾闻c操作數(shù)結(jié)合的順序。對于大多數(shù)二元操作符(即需要兩個操作數(shù)的操作符),C語言遵循兩種基本的結(jié)合方式
    的頭像 發(fā)表于 08-20 11:42 ?1588次閱讀