MOSFET的開關(guān)特性解析|必看

MOS管最顯著的特點(diǎn)也是具有放大能力。不過它是通過柵極電壓uGS控制其工作狀態(tài)的，是一種具有放大特性的由電壓uGS控制的開關(guān)元件。

1、靜態(tài)特性

MOS管作為開關(guān)元件，同樣是工作在截止或?qū)▋煞N狀態(tài)。由于MOS管是電壓控制元件，所以主要由柵源電壓uGS決定其工作狀態(tài)。圖下（a）為由NMOS增強(qiáng)型管構(gòu)成的開關(guān)電路。

2、 漏極特性

反映漏極電流iD和漏極-源極間電壓uDS之間關(guān)系的曲線族叫做漏極特性曲線，簡稱為漏極特性，也就是表示函數(shù) iD=f（uDS）|uGS的幾何圖形，如圖（a）所示。

當(dāng)uGS為零或很小時(shí)，由于漏極D和源極S之間是兩個(gè)背靠背的PN結(jié)，即使在漏極加上正電壓（uDS》0V），MOS管中也不會(huì)有電流，也即管子處在截止?fàn)顟B(tài)。

當(dāng)uGS大于開啟電壓UTN時(shí)，MOS管就導(dǎo)通了。因?yàn)樵赨GS=UTN時(shí)，柵極和襯底之間產(chǎn)生的電場已增加到足夠強(qiáng)的程度，把P型襯底中的電子吸引到交界面處，形成的N型層——反型層，把兩個(gè)N+區(qū)連接起來，也即溝通了漏極和源極。

所以，稱此管為N溝道增強(qiáng)型MOS管。可變電阻區(qū)：當(dāng)uGS》UTN后，在uDS比較小時(shí)，iD與uDS成近似線性關(guān)系，因此可把漏極和源極之間看成是一個(gè)可由uGS進(jìn)行控制的電阻，uGS越大，曲線越陡，等效電阻越小，如圖（a）所示。

恒流區(qū)（飽和區(qū)）：當(dāng)uGS》UTN后，在uDS比較大時(shí)，iD僅決定于uGS（飽和），而與uDS幾乎無關(guān)，特性曲線近似水平線，D、S之間可以看成為一個(gè)受uGS控制的電流源。在數(shù)字電路中，MOS管不是工作在截止區(qū)，就是工作在可變電阻區(qū)，恒流區(qū)只是一種瞬間即逝的過度狀態(tài)。

3、轉(zhuǎn)移特性

反映漏極電流iD和柵源電壓uGS關(guān)系的曲線叫做轉(zhuǎn)移特性曲線，簡稱為轉(zhuǎn)移特性，也就是表示函數(shù) iD=f（uGS）|uDS的幾何圖形，如圖（b ）所示。當(dāng)uGS《utn時(shí)，mos管是截止的。當(dāng)ugs》UTN之后，只要在恒流區(qū)，轉(zhuǎn)移特性曲線基本上是重合在一起的。曲線越陡，表示uGS對iD的控制作用越強(qiáng)，也即放大作用越強(qiáng)，且常用轉(zhuǎn)移特性曲線的斜率跨導(dǎo)gm來表示?！?utn時(shí)，mos管是截止的。當(dāng)ugs》

MOSFET開關(guān)power on 漏電問題

這是一個(gè)等電壓轉(zhuǎn)換開關(guān)。由單片機(jī)去控制從3V3STBY到3V3SW的pmos 開關(guān)。

如下圖，power on的過程中3V3SW power rail， 有一個(gè)voltage dip. 對比3V3SW_EN（blue），發(fā)現(xiàn)在turn on 控制信號到來之前，3V3SW上就有電壓了。

示波器測量發(fā)現(xiàn)，3V3SW_EN控制信號pull high之前，mosfet gate電壓（green）和3V3之間有1.1V左右的gap， 原則上在控制電壓到來之前Vgate=3V3， 這樣Vgs《Vth， mosfet不導(dǎo)通。

查閱mosfet 手冊，Vth最小0.4V。由此可見，Vgs之間壓差導(dǎo)致漏電。

去掉電路中的C986和C985之后，問題得到解決（最終方案C985換成了1nf的小電容）。

MOSFET的開關(guān)特性

如下是mosfet的等效模型，Gate 和Drian、Source之間分別有寄生的電容Cgd和Cgs。這兩個(gè)寄生電容直接影響著mosfet的開關(guān)特性。

有些mosfet手冊上關(guān)于這兩個(gè)寄生電容用Q來表示。

下圖是MOSFET trun on的整個(gè)過程：

Total 分為4個(gè)區(qū)域

Region 1， VGS 開始增加，這個(gè)時(shí)候還沒有到達(dá)Vth， 所以VSD保持不變，ID還是零。t1時(shí)刻，VGS=Vth

Region2， VGS 達(dá)到Vth以后， mosfet 開始導(dǎo)通，ID開始有電流。由于gate和source之間寄生電容的存在，gate的電壓開始給Cgs充電，達(dá)到t2的時(shí)候，Cgs 沖滿，VGS達(dá)到穩(wěn)定值，ID達(dá)到最大。

Region3， VGS繼續(xù)保持不變，Cgd開始充電，VSD之間的壓差開始減少，到達(dá)t3的時(shí)候，Cgd充滿了，VSD壓差幾乎到達(dá)最小值，這個(gè)時(shí)刻mosfet 完全導(dǎo)通。

Region4， VGS持續(xù)增大到驅(qū)動(dòng)電壓，VSD之間的壓差=Rdson*ID.

從這個(gè)過程可以看到，如果要控制VSD的slew rate 可以控制region3的時(shí)間。Cgd增大，VSD slow rate就越小，當(dāng)然in-rush current 也越小。

當(dāng)然這也是為什么最上面的電路drain和gate之間有一個(gè)電容的原因，考慮到mosfet本身的寄生Cgd可能會(huì)比較小，增加這樣一個(gè)電容可以控制開關(guān)的slew rate。

回到上面的問題，由于電路中C985 C986都放了0.1uf，比較大，3V3STBY上升的過程中Gate電平?jīng)]有快速達(dá)到3.3V，導(dǎo)致漏電。減少容值，可解決問題。

在有些電路中為了避免上述問題，可以加一個(gè)二極管快速導(dǎo)通使gate電壓快速達(dá)到和source一致。

編輯：jq