通過(guò)Aart de Geus的描述，我們發(fā)現(xiàn)AI技術(shù)還將被用于減少傳統(tǒng)芯片設(shè)計(jì)中為了生產(chǎn)制造而留出來(lái)的設(shè)計(jì)裕量。設(shè)計(jì)裕量也就是設(shè)計(jì)人員在將電路放置在芯片上時(shí)會(huì)留出一定的誤差余量，以預(yù)測(cè)制造中的錯(cuò)誤，例如，可能會(huì)擾亂芯片周?chē)?a target="_blank">信號(hào)的時(shí)序。為此，設(shè)計(jì)人員會(huì)盡量留出誤差容量，以需求芯片的一次性流片成功。 Aart de Geus指出，設(shè)計(jì)裕量本質(zhì)上是一種風(fēng)險(xiǎn)計(jì)算，這對(duì)人類(lèi)來(lái)說(shuō)是一件完全不可能的事情，而機(jī)器將優(yōu)化這些。

作為新思科技的競(jìng)爭(zhēng)對(duì)手，Cadence也在布局AI設(shè)計(jì)芯片方向。近日，Cadence發(fā)布了一個(gè)類(lèi)似于DSO.ai 的基于 AI 的優(yōu)化平臺(tái)——Cerebrus 集成ML 設(shè)計(jì)工具。由于該工具直接集成到Cadence 的workflow ，產(chǎn)品級(jí)芯片已經(jīng)與關(guān)鍵合作伙伴合作投入生產(chǎn)，幫助客戶(hù)完善性能、功率和面積的PPA設(shè)計(jì)。

從當(dāng)前的產(chǎn)業(yè)現(xiàn)狀來(lái)看，AI工具主要亮點(diǎn)的工作是布局和布線(xiàn)。在此，引用一段瑞薩電子共享研發(fā)EDA部門(mén)數(shù)字設(shè)計(jì)技術(shù)部總監(jiān)Satoshi Shibatani評(píng)論Cerebrus技術(shù)的話(huà)，他表示：“為了使采用最新流程節(jié)點(diǎn)的新產(chǎn)品性能極大化，我們工程團(tuán)隊(duì)使用的數(shù)字實(shí)現(xiàn)流程必須不斷更新。自動(dòng)化設(shè)計(jì)流程的優(yōu)化，對(duì)于在更高產(chǎn)量需求中完成產(chǎn)品開(kāi)發(fā)，至關(guān)重要。Cerebrus以其創(chuàng)新性的機(jī)器學(xué)習(xí)能力，和Cadence RTL-to-signoff工具，提供了自動(dòng)化流程優(yōu)化和布局規(guī)劃開(kāi)發(fā)，將設(shè)計(jì)性能提高10%以上。在取得這一成功之后，我們將能夠在最新設(shè)計(jì)項(xiàng)目中，采用此新方法來(lái)開(kāi)發(fā)。”

當(dāng)然，正如Aart de Geus所言，AI技術(shù)已經(jīng)貫穿了整個(gè)芯片設(shè)計(jì)流程。

Cadence也實(shí)現(xiàn)了這樣的效果，該公司在介紹Cerebrus 時(shí)講到，“體驗(yàn) AI/ML 設(shè)計(jì)流程，這些流程提供從硅 IP 和高級(jí)綜合到大容量驗(yàn)證和 AI/ML 優(yōu)化實(shí)施和系統(tǒng)組裝的所有內(nèi)容。”

設(shè)計(jì)芯片是一項(xiàng)非常具有挑戰(zhàn)性的任務(wù)，涉及計(jì)算、內(nèi)存和存儲(chǔ)密集型的迭代步驟。隨著AI技術(shù)在EDA工具中的重要性不斷提升，會(huì)有越來(lái)越多擁有成熟經(jīng)驗(yàn)和設(shè)計(jì)數(shù)據(jù)的設(shè)計(jì)流程被“AI化”，減輕設(shè)計(jì)人員的設(shè)計(jì)負(fù)擔(dān)。同時(shí)，AI工具的規(guī)模性應(yīng)用也會(huì)加速EDA工具上云的速度。通過(guò)本地+云的混合模式，EDA工具的配置和運(yùn)營(yíng)將更加靈活。同時(shí)，設(shè)計(jì)方法論的匯集和訓(xùn)練，將使得AI工具不斷進(jìn)化，解決復(fù)雜性、功耗和擴(kuò)展要求，最終實(shí)現(xiàn)1000倍性能的目標(biāo)。