在本文中，我們將回顧在早期的DFT（可測(cè)試性設(shè)計(jì)）階段使用邊界掃描標(biāo)準(zhǔn)，以增強(qiáng)可測(cè)試性以優(yōu)化您的測(cè)試策略。

您是否面臨著在高工作頻率的器件下，高速電路板設(shè)計(jì)信號(hào)完整性問題？

由于高速走線的阻抗靈敏度，不可能添加測(cè)試探針。

沒有這些測(cè)試探針，就不可能對(duì)組件互連進(jìn)行充分的測(cè)試。更小和更高的復(fù)雜性電路板，電子復(fù)雜性的增長(zhǎng)使電子電路板密度增加，減少了增加測(cè)試接入點(diǎn)的空間。

遵循邊界掃描的可測(cè)試性設(shè)計(jì)指南將有助于您解決上述問題。

什么是“可測(cè)試性設(shè)計(jì)”或DFT ？

它是一個(gè)影響組件或系統(tǒng)設(shè)計(jì)的概念，以促進(jìn)最大化測(cè)試，診斷最大的缺陷。

o 包含附加到設(shè)計(jì)中的測(cè)試電路

o 基于邊界掃描標(biāo)準(zhǔn)IEEE 1149.1

o 最大化缺陷檢測(cè)的測(cè)試工具和方法

DFT概念的跨度？

器件級(jí)一直到系統(tǒng)級(jí)

器件級(jí)的DFT

器件是系統(tǒng)的基本模塊，一個(gè)深思熟慮的DFT體系結(jié)構(gòu)總是會(huì)為實(shí)現(xiàn)質(zhì)量確定性帶來回報(bào)。

? 越來越多的芯片供應(yīng)商提供啟用邊界掃描芯片

器件級(jí)DFT- 在IEEE 1149.1中

啟用的器件之間的缺陷檢測(cè)

通過啟用IEEE 1149.1器件能基本實(shí)現(xiàn)，檢測(cè)到與其他元器件連接的數(shù)字節(jié)點(diǎn)上電路板上的結(jié)構(gòu)缺陷。

受限在檢測(cè)元器件的IO腳位上

僅限于其上的節(jié)點(diǎn)互連類型

器件級(jí)DFT- 檢測(cè)元器件

內(nèi)部的缺陷（BIST）

芯片內(nèi)部的缺陷檢測(cè)？

可以利用基本邊界掃描單元對(duì)芯片內(nèi)的節(jié)點(diǎn)進(jìn)行故障檢測(cè)。

基于陣列和基于掃描的測(cè)試架構(gòu)，用于內(nèi)部缺陷檢測(cè)。

基于掃描的測(cè)試邏輯，以BIST（內(nèi)置自測(cè)）的形式，使測(cè)試更加有效和普及，可以隨時(shí)在產(chǎn)品生命周期的任何階段使用。

BIST使測(cè)試生成和測(cè)試應(yīng)用具有成本效益。這使得增加元器件內(nèi)部的測(cè)試覆蓋率成為可能。

增加所需的片上系統(tǒng)（system-on-chip）和包內(nèi)系統(tǒng)（system-in-package）設(shè)計(jì)，以及在生命周期的多個(gè)階段（從芯片測(cè)試到系統(tǒng)測(cè)試）中利用靈活測(cè)試方法的架構(gòu)。

提供在不同階段測(cè)試的靈活性，IP可以很容易地重復(fù)利用到不同的SOC。

在元器件上啟用DFT將有助于確保芯片無缺陷。

板級(jí)DFT

如果可用，最后一步是選擇IEEE 1149.X啟用元器件所需的功能。

設(shè)計(jì)團(tuán)隊(duì)必須限定JTAG使能部件，以補(bǔ)充到他們的功能需求和規(guī)范中。

采購(gòu)團(tuán)隊(duì)對(duì)符合IEEE 1149.1標(biāo)準(zhǔn)的新元器件進(jìn)行認(rèn)證，有利于良好DFT的有效進(jìn)程。

將邏輯電平相同的芯片連接在一起。

良好的做法：

相同邏輯的元器件被鏈接到一起。

最好將電源管理芯片排除在邊界掃描鏈之外，因?yàn)檫@可能會(huì)影響板子測(cè)試期間的穩(wěn)定性。

在復(fù)雜的設(shè)計(jì)中，使用CPLD作為掃描路徑連接器（Scan Path Linker）將在測(cè)試中提供更好的邊界掃描鏈管理和靈活性。

每個(gè)電路（CPU區(qū)塊，數(shù)據(jù)處理區(qū)塊，IO管理，內(nèi)存等）的掃描路徑將有助于獨(dú)立控制TAP信號(hào)。

由多個(gè)板組成的系統(tǒng)的動(dòng)態(tài)配置，使得邊界掃描鏈可以在所有板堆疊后作為一個(gè)系統(tǒng)進(jìn)行測(cè)試。

檢測(cè)由板對(duì)板連接器問題引起的任何缺陷。

對(duì)于多板配置可編程元器件，提供在產(chǎn)品生命周期的任何階段運(yùn)行測(cè)試的選項(xiàng)。

o 環(huán)境室內(nèi)測(cè)試

o 部署后的現(xiàn)場(chǎng)測(cè)試

DFT對(duì)測(cè)試策略的影響

從器件級(jí)到系統(tǒng)級(jí)的良好DFT可以在產(chǎn)品生命周期的任何階段提供測(cè)試的靈活性。

在電路板或系統(tǒng)的設(shè)計(jì)階段，早期的邊界掃描電路進(jìn)行設(shè)計(jì)審核能確保：

在流程的早期識(shí)別缺陷

最大限度地檢測(cè)缺陷，減少誤判

減少報(bào)廢成本，從而增加投資回報(bào)率

減少RMA物流成本

提升品牌價(jià)值

責(zé)任編輯：haq