為了在用戶級(jí)別保持可接受的性能特征，固態(tài)驅(qū)動(dòng)器 （SSD） 的存儲(chǔ)系統(tǒng)設(shè)計(jì)人員必須開發(fā)復(fù)雜的架構(gòu)和算法來解決 NAND 閃存的固有限制。這些變通辦法促成了快速可靠的內(nèi)存解決方案，這些解決方案已經(jīng)成功地為存儲(chǔ)系統(tǒng)提供了幾十年的動(dòng)力，但時(shí)間不長。這就是為什么。

除了與行業(yè)向更小和更簡單技術(shù)發(fā)展的趨勢(shì)背道而馳之外，復(fù)雜的變通方法系統(tǒng)還影響了整體性能和成本，同時(shí)也造成了主要的系統(tǒng)瓶頸，隨著技術(shù)節(jié)點(diǎn)的不斷縮小，預(yù)計(jì)只會(huì)惡化

例如，當(dāng)縮小到 25nm 以下時(shí)，NAND 閃存的耐用性和可靠性會(huì)嚴(yán)重下降，以至于現(xiàn)在采用的解決方法幾乎無濟(jì)于事（圖 1）。此類性能指標(biāo)促使整個(gè)行業(yè)競相開發(fā)更強(qiáng)大的非易失性存儲(chǔ)器 （NVM） 解決方案，通過簡化存儲(chǔ)器的工作方式來滿足下一代電子設(shè)備的容量、性能、功率和可靠性要求。

那么，是什么阻礙了 NAND 閃存呢？設(shè)計(jì)約束。固有的設(shè)計(jì)約束。本文將討論 NAND 閃存面臨的挑戰(zhàn)，因?yàn)橹圃焐淘噲D縮小規(guī)模，特別是在固態(tài)驅(qū)動(dòng)器方面，并涵蓋將改變 NVM 市場格局的新興內(nèi)存技術(shù)。

圖 1 NAND 耐用性和誤碼率 （BER） 趨勢(shì) — 隨著技術(shù)節(jié)點(diǎn)的減少，NAND 耐用性周期減少并且 BER 增加。耐用性衡量一個(gè)存儲(chǔ)單元在變得容易出錯(cuò)以至于無法使用之前可以承受多少個(gè)周期。BER 測量每個(gè)存儲(chǔ)器陣列的誤碼率。

NAND 閃存設(shè)計(jì)約束

在最近開發(fā)的基于閃存的 SSD 中，內(nèi)存訪問由連接到 DRAM 緩沖區(qū)和多個(gè)原始 NAND 閃存組件的高端內(nèi)存控制器芯片管理。盡管大多數(shù)精通技術(shù)的人都知道 NAND 閃存技術(shù)的局限性，但對(duì)現(xiàn)有解決方法的深入研究可以說明它們?nèi)绾斡绊?SSD 和整個(gè)系統(tǒng)。這些特征總結(jié)在表 1 中。

表 1 NAND 特性和存儲(chǔ)系統(tǒng)相關(guān)解決方法的總結(jié)。

Block Erasure

NAND Flash 技術(shù)只能擦除塊并且只能編程頁面。它無法在不擦除整個(gè)塊的情況下以任何粒度（字節(jié)、頁或塊）修改完全編程的塊，這是一種設(shè)計(jì)約束，它通過以下解決方法增加了整體復(fù)雜性：數(shù)據(jù)復(fù)制、邏輯到物理映射表（L2P ）、緩沖和垃圾收集。

數(shù)據(jù)復(fù)制： 對(duì)于數(shù)據(jù)的修改，NAND系統(tǒng)控制器必須首先將數(shù)據(jù)讀入一個(gè)臨時(shí)內(nèi)存位置（如DRAM），然后在需要時(shí)將讀取的數(shù)據(jù)與修改后的數(shù)據(jù)合并，最后將修改后的數(shù)據(jù)重寫到新的頁面（圖2）。

L2P 映射：因此，每次執(zhí)行此過程時(shí)，控制器都必須更新和維護(hù) L2P 映射表。L2P 保存原始和修改的數(shù)據(jù)位置，指導(dǎo)主機(jī)訪問和執(zhí)行數(shù)據(jù)管理過程。存儲(chǔ)設(shè)備的容量越大，這些表就需要越大。因此，大多數(shù)控制器必須使用外部 DRAM 來維護(hù)這些較大的表。

垃圾收集：修訂過時(shí)的頁面，也稱為陳舊數(shù)據(jù)，無法擦除或覆蓋；相反，它們被另一種稱為垃圾收集的控制器啟動(dòng)的解決方法釋放。圖 2 演示了垃圾收集過程之后的數(shù)據(jù)修訂過程。

圖 2垃圾收集過程 - 發(fā)生 24 個(gè)頁面寫入以重寫 8 個(gè)頁面，這意味著寫入放大 （WA） 等于 3，是理想效率衡量標(biāo)準(zhǔn)的三倍。

對(duì)寫放大的影響

重要的是要注意此示例中的控制器執(zhí)行 24 頁寫入以完成 8 頁的預(yù)期重寫。

寫放大 （WA） 通過定義控制器對(duì) NAND 進(jìn)行的每次來自主機(jī)的預(yù)期寫入的寫入次數(shù)來衡量控制器的效率。WA 表示理想的效率——每次主機(jī)寫入一次寫入 NAND 設(shè)備。大多數(shù)系統(tǒng)的 WA 通常在 3 到 4 之間。更高的 WA 直接影響存儲(chǔ)設(shè)備的可靠性和性能，因?yàn)樗鼤?huì)增加對(duì)設(shè)備的寫入次數(shù)，從而更快地使單元達(dá)到其最大周期。這對(duì)于較小的技術(shù)節(jié)點(diǎn)尤其重要，其中存儲(chǔ)單元的最大周期降至三千以下（參見圖 1）。

在圖 2 所示的示例中，可以通過獲取塊中的總頁數(shù) （24） 并將其除以釋放的頁數(shù) （8） 來定義寫入放大。因此，在這種情況下，WA 是 3。

低編程/擦除周期 – 低耐用

性 NAND 閃存的一個(gè)固有特性是其單元的低耐用性，由單元在變得不可靠之前可以經(jīng)歷的最大編程/擦除周期定義。盡管如此，NAND 閃存仍能夠通過磨損均衡和壞塊管理等變通辦法來維持系統(tǒng)壽命，這兩者都會(huì)增加控制器和性能開銷以及成本。

磨損均衡： 磨損均衡算法使循環(huán)塊的數(shù)量盡可能均勻，與主機(jī)操作系統(tǒng)和文件系統(tǒng)無關(guān)。如果沒有磨損均衡，一些存儲(chǔ)單元會(huì)累積高周期，如圖 3 所示，從而縮短存儲(chǔ)系統(tǒng)的壽命。系統(tǒng)控制器必須支持這一強(qiáng)制性流程以延長產(chǎn)品壽命，這會(huì)增加控制器的計(jì)算和管理開銷。

圖 3磨損平衡 — 實(shí)施磨損平衡算法以提高和最大化存儲(chǔ)系統(tǒng)的耐用性和使用壽命。

壞塊管理： 當(dāng)一個(gè)塊達(dá)到其周期最大值時(shí)，數(shù)據(jù)可能由于“浮柵到浮柵耦合”的電荷泄漏或讀/寫干擾而損壞。壞塊管理執(zhí)行寫入驗(yàn)證以查找故障扇區(qū)。如果發(fā)現(xiàn)任何錯(cuò)誤，壞塊管理會(huì)映射它們以防止更多數(shù)據(jù)存儲(chǔ)在這些塊中——實(shí)質(zhì)上是淘汰這些塊。在較小的節(jié)點(diǎn)上，當(dāng)最大周期已經(jīng)以驚人的速度減少時(shí)，塊將需要盡快退出，同時(shí)消耗寶貴的內(nèi)存空間來存儲(chǔ)跟蹤這些塊的映射。

來自低保留 NAND 閃存的高誤碼率 （BER）

有出現(xiàn)錯(cuò)誤的趨勢(shì)，這是通過 BER 來衡量的。為了監(jiān)控和糾正錯(cuò)誤，NAND 閃存使用糾錯(cuò)碼 （ECC）。但是在較小的節(jié)點(diǎn)上，隨著 BER 的不斷增加，ECC 的復(fù)雜性也必須增加。圖 4 說明了 20nm NAND 閃存需要對(duì) 1KB 數(shù)據(jù)進(jìn)行超過 40 次 ECC 校正，從而以指數(shù)方式增加 ECC 算法的復(fù)雜性、存儲(chǔ) ECC 字所需的分配空間以及處理相關(guān)復(fù)雜性所需的控制器開銷。

圖 4 ECC 和 BER — 20nm 閃存需要對(duì) 1KB 數(shù)據(jù)進(jìn)行超過 40 次 ECC 校正。

更大的 ECC： 在 20nm NAND 閃存陣列中，用于存儲(chǔ) ECC 奇偶校驗(yàn)位的硅存儲(chǔ)器的開銷區(qū)域使總陣列大小增加了 10%。這種陣列尺寸的增加與下一代存儲(chǔ)系統(tǒng)的要求特別相關(guān)，因?yàn)樗砻?NAND 在適應(yīng)未來在更小技術(shù)節(jié)點(diǎn)上實(shí)現(xiàn)更大內(nèi)存密度的趨勢(shì)的能力有限。

更強(qiáng)大的 ECC： 此外，隨著 NAND 閃存容量的不斷增加，其可靠性不斷下降，傳統(tǒng)的 ECC，例如常用的 BCH 代碼，已經(jīng)越來越不適合 SSD。為了有效提高 SSD 的可靠性，需要更強(qiáng)大的 ECC，例如 LDPC 碼。

然而，與 BCH 處理相比，LDPC 實(shí)現(xiàn)需要更強(qiáng)大和更復(fù)雜的處理以及更多的晶體管數(shù)量，如圖 5 所示。雖然使用硬判決的 LDPC 碼解碼可以實(shí)現(xiàn)比傳統(tǒng) BCH 碼顯著的編碼增益，但軟判決可以顯著提高LDPC碼解碼糾錯(cuò)強(qiáng)度。從 NAND 讀取和處理軟信息會(huì)導(dǎo)致存儲(chǔ)系統(tǒng)的讀取響應(yīng)時(shí)間不可預(yù)測，這是企業(yè)應(yīng)用程序中不希望出現(xiàn)的副作用。

圖 5門數(shù)——低密度奇偶校驗(yàn)碼需要比傳統(tǒng) BCH 更多的晶體管門數(shù)。

頁面讀取

速度慢 基于 NAND 閃存的存儲(chǔ)系統(tǒng)的另一個(gè)固有問題是頁面讀取速度慢 50μs。這種延遲不足以支持企業(yè)存儲(chǔ)系統(tǒng)和實(shí)時(shí)嵌入式內(nèi)存應(yīng)用程序。諸如此類的系統(tǒng)需要低于 100ns 的讀取訪問時(shí)間。迄今為止，NAND Flash還沒有解決辦法。NAND存儲(chǔ)單元的讀取電流非常低，不到300nA，目前的存儲(chǔ)架構(gòu)設(shè)計(jì)無法提供快速的隨機(jī)讀取操作。

NAND Flash 對(duì)存儲(chǔ)控制器的影響

由于這些設(shè)計(jì)復(fù)雜性，基于 NAND 的存儲(chǔ)控制器不僅體積更大，而且必須使用更多的幕后內(nèi)存，而犧牲實(shí)際的“工作內(nèi)存”或最終用戶記憶。原因如下：

ECC： ECC 塊必須大得多，因?yàn)樵谳^小的技術(shù)節(jié)點(diǎn)上 NAND 的 BER 較高。

緩沖： 需要增加緩沖來維護(hù) L2P 表和增加數(shù)據(jù)復(fù)制過程。

DRAM： 外部 DRAM 通常用于維護(hù)較大的 L2P 表。

多核中央處理器單元 （CPU）： 大多數(shù)高性能存儲(chǔ)控制器使用多核 CPU 來處理垃圾收集和磨損均衡算法，并跨多個(gè)通道管理 L2P 表和 NAND 設(shè)備。

增加 CPU 帶寬： CPU 的大部分帶寬用于定期將表存儲(chǔ)在 NAND 中，以防意外電源中斷。這些表必須在斷電后完全恢復(fù)……否則數(shù)據(jù)將丟失。

壓縮引擎： 壓縮引擎用于通過減少寫入 NAND 的實(shí)際主機(jī)數(shù)據(jù)來降低寫入放大。

新興技術(shù)：電阻式 RAM

由于這些衰退趨勢(shì)以及 NAND 閃存所面臨的障礙，存儲(chǔ)系統(tǒng)制造商已經(jīng)意識(shí)到通過不受閃存技術(shù)的可擴(kuò)展性問題和設(shè)計(jì)限制的新技術(shù)突破來解決存儲(chǔ)系統(tǒng)問題的重要性。

經(jīng)過多年的深入研究和開發(fā)，最有希望的候選者之一通常被認(rèn)為是電阻式 RAM （RRAM）。

表 2當(dāng)前技術(shù)與新興技術(shù)的比較，包括稱為 a-Si RRAM 的高性能 RRAM 類型。

RRAM 的工作原理

一個(gè)典型的設(shè)備由兩個(gè)金屬電極組成，它們夾在一個(gè)薄的介電層中，作為離子傳輸和存儲(chǔ)介質(zhì)（圖 6）。

所使用的不同材料之間的確切機(jī)制存在顯著差異，但所有 RRAM 器件之間的共同聯(lián)系是電場或熱量會(huì)導(dǎo)致離子運(yùn)動(dòng)和存儲(chǔ)介質(zhì)中的局部結(jié)構(gòu)變化，進(jìn)而導(dǎo)致器件電阻發(fā)生可測量的變化。

圖 6交叉開關(guān)架構(gòu)中的典型 RRAM 單元

圖 7工作原理 - 在開關(guān)介質(zhì)中，納米顆粒在頂部和底部電極之間形成傳導(dǎo)路徑。

盡管有幾種類型的 RRAM 技術(shù)正在開發(fā)中（見邊欄），但 RRAM 技術(shù)面臨的最常見挑戰(zhàn)是溫度敏感性和 CMOS 不兼容。

一種類型是 a-Si RRAM，它采用常用的非晶膜，例如非晶硅 （a-Si），作為形成燈絲的主體材料。在電阻切換期間產(chǎn)生的導(dǎo)電“細(xì)絲”由離散的金屬顆粒組成，而不是在其他 RRAM 方法中發(fā)現(xiàn)的連續(xù)金屬塞。這些特性帶來了許多性能優(yōu)勢(shì)，有望消除 Flash 面臨的許多問題。Crossbar， Inc. 是一家總部位于加利福尼亞的公司，已成功開發(fā)出使用該技術(shù)的演示產(chǎn)品（圖 8）。

圖 8 Crossbar 的集成器件 RRAM 產(chǎn)品

表3常用RRAM類型比較

a-Si RRAM 技術(shù)展示的主要特性 是

什么讓 a-Si RRAM 成為如此有前途的候選者？與 NAND Flash 無法跟上技術(shù)節(jié)點(diǎn)減少的原因相同，a-Si RRAM 可以。它固有的簡單、兼容的元素使 a-Si RRAM 成為支持下一代技術(shù)的精確設(shè)計(jì)。

可擴(kuò)展性： a-Si RRAM 能夠縮小到 5nm 節(jié)點(diǎn)，將能夠跟上未來幾十年存儲(chǔ)系統(tǒng)的發(fā)展。

3D 可堆疊和 MLC 能力： 非常大的 R off /R on比率 （》1000） 可提供較大的傳感余量并支持 MLC（多層單元）操作。與基于 NAND 的存儲(chǔ)器技術(shù)相比，可堆疊存儲(chǔ)器與 MLC 存儲(chǔ)器單元相結(jié)合可提高存儲(chǔ)器密度并降低每比特成本。

耐用性： 具有高耐用性（》10E10），a-Si RRAM 的循環(huán)特性明顯優(yōu)于 NAND。這大大減少了對(duì)磨損均衡的需求，并降低了主機(jī)控制器的 ECC 要求，從而提高了整體系統(tǒng)性能和功耗。

保留： Crossbar， Inc. 對(duì) a-Si RRAM 進(jìn)行并成功通過了 85°C 十年保留測試。預(yù)計(jì)與 NAND 相比，該技術(shù)將具有出色的保留率和 BER。

高速： 因?yàn)?a-Si RRAM 單元的單元電流比 NAND 高幾個(gè)數(shù)量級(jí)，所以存儲(chǔ)器陣列提供更快的頁面讀取。快速頁面讀取可實(shí)現(xiàn)更快的隨機(jī)訪問，非常適合企業(yè)存儲(chǔ)內(nèi)存和實(shí)時(shí)內(nèi)存系統(tǒng)。

字節(jié)和頁面可更改性： 此特性通過消除寫入放大和垃圾收集所需的系統(tǒng)開銷，大大提高了性能和可靠性。

突破性的基于 RRAM 的存儲(chǔ)解決方案

基于 RRAM 的 SSD 控制器不受 NAND Flash 給存儲(chǔ)系統(tǒng)帶來的諸多負(fù)擔(dān)。

在基于 RRAM 的存儲(chǔ)控制器中，CPU 不需要管理 L2P 表或處理相同級(jí)別的垃圾收集和磨損均衡。有了這些較低的需求，基于 RRAM 的存儲(chǔ)控制器將得到簡化，并且成本將低于基于 NAND 的存儲(chǔ)控制器。

下表 4 列出了比較 NAND 和 RRAM 技術(shù)的不同單元級(jí)和產(chǎn)品級(jí)特性。這些特性表明，基于 a-Si RRAM 的存儲(chǔ)系統(tǒng)將在需要高性能、功率或耐用性以實(shí)現(xiàn)高容量、高速和低成本的新興應(yīng)用中提供卓越的性能和可靠性。

表 4在單元和產(chǎn)品級(jí)別上基于 NAND 和基于 RRAM 的性能概覽比較。

關(guān)于設(shè)計(jì)和 CMOS 兼容性的一句話

使 a-Si RRAM 從其他新興技術(shù)中脫穎而出的原因在于它非常易于集成。與許多新技術(shù)中使用的材料不同，a-Si RRAM 中使用的非晶硅薄膜具有良好的特性和堅(jiān)固性，并且已經(jīng)在 CMOS 晶圓廠中使用。例如，Crossbar， Inc. 開發(fā)的內(nèi)存可以是一個(gè)獨(dú)立的陣列，也可以嵌入到 CMOS 頂部的后端中，形成多個(gè) 3D 堆疊層。

目前，RRAM 可以在后端 （BEOL） 工藝中制造，因?yàn)榇蠖鄶?shù) RRAM 單元的操作不依賴于晶體管。在典型的工藝基礎(chǔ)中，晶圓制造（包括地址和傳感電路）將在 CMOS 代工廠中制造，然后在同一工廠或單獨(dú)的 BEOL 存儲(chǔ)器工廠中制造 RRAM 存儲(chǔ)器。Crossbar Inc. 進(jìn)行了多項(xiàng)測試，以確保他們的產(chǎn)品與 CMOS 兼容，并且已經(jīng)使用不同的工具集在多種集成方案上展示了他們的內(nèi)存陣列。

集成： 集成 a-Si RRAM 涉及圖案化和減材蝕刻工藝。該工藝流程具有重復(fù)的塊以實(shí)現(xiàn)存儲(chǔ)元件的堆疊。a-Si RRAM 集成使用各種晶圓廠常用的標(biāo)準(zhǔn)工藝步驟和工具。

在過去的幾十年里，NAND 對(duì)固態(tài)存儲(chǔ)設(shè)備中的系統(tǒng)控制器提出了苛刻的任務(wù)。這些管理任務(wù)增加了系統(tǒng)復(fù)雜性、功耗、晶體管門數(shù)和整體存儲(chǔ)系統(tǒng)開發(fā)成本。

a-Si RRAM 技術(shù)的突破性特性，例如 Crossbar Memory，為存儲(chǔ)設(shè)備提供了高性能規(guī)格和靈活的功能，例如無需擦除塊即可重寫到存儲(chǔ)位置的能力。簡化的設(shè)備可簡化存儲(chǔ)系統(tǒng)并顯著降低系統(tǒng)控制器開銷，從而為后代創(chuàng)造新興技術(shù)提供支持。

作者Hagop Nazarian和Sylvain Dubois