從網(wǎng)絡(luò)和蜂窩基礎(chǔ)設(shè)施到國防、商業(yè)航空和工業(yè) 4.0 的應用需要 FPGA 的特性與數(shù)據(jù)中心市場所需的特性截然不同。雖然數(shù)據(jù)中心的重點是工作負載加速，但這些其他應用程序中的系統(tǒng)仍然需要在不犧牲性能和可靠性的情況下將低功耗和成本進行具有挑戰(zhàn)性的組合。注意力轉(zhuǎn)向了專門為解決這些挑戰(zhàn)而構(gòu)建的新型中端 FPGA，它使用了新的工藝技術(shù)、器件架構(gòu)、結(jié)構(gòu)設(shè)計、收發(fā)器策略和內(nèi)置安全措施。

工藝技術(shù)的選擇對中端 FPGA 細分市場有著特別重要的影響。采用氧化硅氮化硅 （SONOS） 非易失性 （NV） 工藝技術(shù)使設(shè)備能夠提供顯著的成本和性能優(yōu)勢，優(yōu)于替代方法，包括在相同甚至更小的節(jié)點上基于 SRAM 的 FPGA，以及65nm 和更早節(jié)點的浮柵 NV 技術(shù)。成本優(yōu)勢來自于從 65nm 到 28nm 的比例因子——大約 50%。與 65nm 相比，28nm 節(jié)點的基本晶體管性能優(yōu)勢約為 2.5 倍，使用反相器傳播延遲進行比較。除了提供這些優(yōu)勢之外，這種方法還支持有價值的功能，包括低功耗模式、“即時開啟”功能和單粒子翻轉(zhuǎn) （SEU） 免疫。

SONOS 和浮柵 NV 技術(shù)如何工作

當電荷轉(zhuǎn)移到電荷存儲層以產(chǎn)生影響 NV 晶體管特性的偏置時，該器件被編程。在負電荷的情況下，就好像金屬氧化物半導體 （MOS） 晶體管柵極施加了負偏壓，因此器件將強烈“關(guān)閉”。在正電荷的情況下（電子耗盡，或額外的“空穴”），柵極是正偏壓的，因此器件將強烈“開啟”。

在以前的閃存架構(gòu)中，浮動柵極非易失性器件需要 17.5 V 的電壓，并且需要消耗大量裸片面積的大型電荷泵。浮柵技術(shù)使用具有導電Poly-1層的雙多晶硅晶體管堆疊作為電荷存儲元件，稱為浮柵。底部氧化層厚度對于防止由于缺陷引起的電荷損失和確定編程電壓都至關(guān)重要。較厚的底部氧化物可防止由于氧化物缺陷導致的電荷損失，但需要較高的編程電壓。為了防止由于氧化物缺陷導致的電荷損失，F(xiàn)PGA 產(chǎn)品使用了相對較厚的底部氧化物以實現(xiàn)高可靠性。它們需要 17.5 V 來編程。

下圖顯示了浮柵非易失性器件的詳細說明。

【圖1 | 浮柵非易失性晶體管。］

相比之下，SONOS 技術(shù)僅需要 7.5 V 進行編程，因此電荷泵可以更小。該技術(shù)可實現(xiàn)更小的裸片尺寸，并有助于提高設(shè)備的成本效益。

SONOS 器件使用具有非導電氮化物介電層（氮化硅，Si3N4）的單個多晶晶體管堆疊作為電荷存儲元件。其優(yōu)點是，如果底部氧化物中存在缺陷，則在缺陷附近只會損失非常少量的電荷。大多數(shù)存儲的電荷保持原樣，因為存儲的電荷在絕緣氮化物層中是不可移動的。與浮柵技術(shù)相比，這允許使用更薄的底部氧化物，可以使用更低的編程電壓 （~7.5 V） 和更小的電荷泵進行編程。

下圖顯示了 SONOS 晶體管。

【圖2 | SONOS技術(shù)］

雖然與未增強的 CMOS 制造工藝相比，SONOS 需要一些額外的工藝步驟，但它使用的晶體管比 SRAM 存儲元件少，因此非常具有成本競爭力。

提高可靠性和電源效率

28nm SONOS NV 技術(shù)通過使用包含 N 通道和 P 通道 NV 器件的推挽單元來提高可靠性。NV 器件不在數(shù)據(jù)速度路徑中，僅用于控制用作數(shù)據(jù)路徑開關(guān)的標準晶體管。這提供了很大的功能優(yōu)勢，因為 NV 器件閾值電壓 （Vt） 的任何變化都不會改變開關(guān)電導。

推挽單元的簡單描述是，N-ch 和 P-ch 器件串聯(lián)堆疊在電源和接地軌之間，其中一個處于“開啟狀態(tài)”，一個處于“關(guān)閉狀態(tài)” 。” N-ch和P-ch NV器件相互競爭以控制開關(guān)晶體管的柵極。On 器件將壓倒 Off 器件并將開關(guān)器件的柵極驅(qū)動到高電壓或低電壓（取決于打開和關(guān)閉的 NV 晶體管），從而使開關(guān)處于打開或關(guān)閉狀態(tài)。如果 NV 設(shè)備中的任何一個是弱位（即，在允許的最低 Vt 限制下），則另一個位仍保持正確狀態(tài)。這充當了一種內(nèi)置的準冗余，因為一個 NV 設(shè)備可能很弱，并且在產(chǎn)品的整個生命周期內(nèi)都不會出現(xiàn)性能下降。

與替代 FPGA 技術(shù)相比，新一代 FPGA 的功耗也低得多。造成這種情況的一個重要原因是 SONOS NV FPGA 配置單元。下圖顯示了 NV 單元的兩個示意圖，突出顯示了控制 FPGA 數(shù)據(jù)信號路徑的不同可編程“配置”狀態(tài)。存在數(shù)據(jù)路徑被關(guān)閉的關(guān)閉狀態(tài)和數(shù)據(jù)路徑被打開的開啟狀態(tài)。

【圖3 | 堆疊和切換泄漏路徑。］

考慮堆棧和開關(guān)泄漏路徑（圖 3）。在“堆?！毙孤┞窂街?，兩個 NV 元件之一始終被編程為非常深的關(guān)斷狀態(tài)。以“開啟狀態(tài)”為例，N-ch NV 元件處于關(guān)閉狀態(tài)，其 Vt 比正常晶體管 Vt 偏移約 0.5 V，因此泄漏將降至可忽略不計的水平。NV 堆棧的泄漏極低——遠低于標準 CMOS 晶體管堆棧的泄漏。此外，NV 配置存儲單元中的晶體管比 SRAM 存儲單元中的晶體管少。

“開關(guān)”泄漏路徑是“關(guān)閉狀態(tài)”開關(guān)的泄漏——“FPGA 邏輯信號路徑”泄漏。該開關(guān)器件是一種高壓器件，經(jīng)過優(yōu)化可提供比標準晶體管低得多的泄漏。

新能力

SONOS NV 技術(shù)還支持多種新的 FPGA 功能，其中第一個是省電模式。這種能力的一個例子可以在 Microsemi 的 PolarFire FPGA Flash*Freeze 模式中看到，在此模式下，產(chǎn)品可以進入關(guān)閉 FPGA 邏輯塊中配置存儲器的電源電壓的狀態(tài)，同時將用戶的狀態(tài)保存在低電平。電源鎖存器。這將待機功率降低了大約三分之二。Microsemi 對這一功能的獨特實現(xiàn)是通過使用易失性 FPGA 技術(shù)無法實現(xiàn)的 NV 配置單元實現(xiàn)的。NV 單元將在器件斷電后保持其狀態(tài)，允許 FPGA 無需重新配置即可恢復正常運行。

另一個重要的功能發(fā)生在上電時：在電源恢復時無需重新加載 FPGA 設(shè)計代碼，因為 FPGA 邏輯配置單元在斷電后保持其狀態(tài)。因此，不需要外部引導 PROM，并且已編程的 FPGA 可作為單芯片完全發(fā)揮作用。此外，啟動時間非?？欤驗樵?FPGA 可用之前無需進行大量數(shù)據(jù)傳輸或解密。一上電，數(shù)百萬個配置單元就直接控制相應的開關(guān)晶體管。

此外，非易失性技術(shù)使 FPGA 邏輯配置 SEU 免疫。這與基于 SRAM 的 FPGA 中的配置存儲器形成對比，后者會因中子命中而翻轉(zhuǎn)狀態(tài)。配置存儲器異常問題尤其嚴重，因為配置存儲器必須在器件的所有運行時間內(nèi)保持靜態(tài)且無錯誤，才能正確運行 FPGA。在設(shè)備斷電或單元被正確重新編程之前，任何不安都會持續(xù)存在。如果在錯誤狀態(tài)下發(fā)生故障，F(xiàn)PGA 架構(gòu)的邏輯或布線將出錯，可能不僅導致單個錯誤數(shù)據(jù)值，而且會導致一串錯誤結(jié)果，直到修復為止。這可能需要完全重新啟動系統(tǒng)。在 PolarFire FPGA 系列的示例中，SONOS NV 電荷存儲在氮化物電介質(zhì)中，它不易受到中子撞擊造成的電荷損失。與 SRAM FPGA 相比，這提高了可靠性。

成本優(yōu)化的中檔 FPGA 器件在通信、國防和工業(yè)市場中需要盡可能低的功耗、密度高達 500K 邏輯元件 （LE） 的應用中變得越來越重要。轉(zhuǎn)向 SONOS NV 工藝技術(shù)使 FPGA 能夠提供顯著的成本和性能優(yōu)勢，優(yōu)于替代方法，包括相同或更小節(jié)點上的基于 SRAM 的 FPGA，以及 65nm 和更舊節(jié)點上的浮柵 NV 技術(shù)。

審核編輯：郭婷