Icarus Verilog（以下簡稱iverilog ）號稱“全球第四大”數(shù)字芯片仿真器，也是一個完全開源的仿真器。由于Synopsys、Cadence、Mentor版權(quán)的關(guān)系，國外很多高校在數(shù)字芯片設(shè)計的教學(xué)中都采用iverilog。 GTKWave是一個開源的波形文件察看工具，支持Verilog VCD/EVCD文件格式。因此，通過“iverilog +gtkwave”的方式，可以很方便地實現(xiàn)商用仿真器的功能。 本文為我的學(xué)生整理自 iverilog 和 gtkwave 官方網(wǎng)站。 介紹 iverilog Icarus Verilog是一個verilog仿真工具. 以編譯器的形式工作, 將以verilog編寫的源代碼編譯為某種目標(biāo)格式. 如果要進行仿真的話, 它可以生成一個叫做vvp的中間格式. 這個格式可以由其所附帶的vvp命令執(zhí)行. gtkwave wave viewer. 可以用于查看標(biāo)準(zhǔn)的verilog VCD/EVCD, 以及其他的一些格式的波形文件。 安裝 iverilog

linux a. 包管理器安裝下載：sudo pacman -S gtkwave b. 從上面的鏈接下載源碼, 然后編譯

使用 1. 示例:

1//adder_rtl.v 2moduleadder(clk,rst_n,a,b,c); 3input[3:0]a; 4input[3:0]b; 5output[7:0]c; 6inputclk,rst_n; 7 8wire[3:0]a; 9wire[3:0]b; 10wire[7:0]c; 11 12always@(posedgeclkornegedgerst_m)begin 13if(rst_n==1'b0) 14c<=?8'b0; 15????????else 16????????????c?<=?a+b; 17????end 18endmodule 2. 編譯:

1iverlogadder_rtl.v 抄錯了. damn.

1moduleadder(clk,rst_n,a,b,c); 2input[3:0]a; 3input[3:0]b; 4output[7:0]c; 5inputclk,rst_n; 6 7wire[3:0]a; 8wire[3:0]b; 9reg[7:0]c; 10 11always@(posedgeclkornegedgerst_n)begin 12if(rst_n==1'b0) 13c<=?8'b0; 14????????else 15????????????c?<=?a+b; 16????end 17endmodule 3. 編譯: 1iverlogadder_rtl.v 無事發(fā)生. tb:

1//adder_tb.v 2`timescale1ns/1ns 3moduleadder_tb(); 4reg[3:0]a; 5reg[3:0]b; 6wire[7:0]c; 7 8regclk,rst_n; 9 10adderDUT( 11.clk(clk), 12.rst_n(rst_n), 13.a(a), 14.b(b), 15.c(c) 16); 17 18alwaysbegin 19#10clk=0; 20#10clk=1; 21end 22 23initialbegin 24rst_n=1; 25test(4'b1111,4'b1111,5'b11110); 26$finish; 27end 28tasktest; 29input[3:0]in; 30input[3:0]in2; 31input[7:0]e; 32begin 33a=in; 34b=in2; 35@(posedgeclk); 36@(negedgeclk); 37if(c==e)begin 38$display("Itworks"); 39endelsebegin 40$display("opps%d+%d~=%d,expect%d",in,in2,c,e); 41end 42end 43endtask 44endmodule 4. 編譯運行:

1iverilogadder_rtl.vadder_tb.v ? 5. 使用-o選項指定輸出文件的名稱

1iverilogadder_rtl.vadder_tb.v-oadder_test ? 6. 在tb中添加dump:

1initialbegin 2$dumpfile("wave.vcd");//指定用作dumpfile的文件 3$dumpvars;//dumpallvars 4end 7. 重新編譯運行一遍, 生成了一個vcd文件, 使用gtkwave查看. ? iverilog的一些選項:

-D: 定義宏

-P: 覆蓋root module中的一個參數(shù)的值

-E: 只預(yù)處理(進行宏替換), 不編譯

-g1995, -g2001, -g2005 ...: 選擇支持的verilog語言版本.

-I includedir: 指定(添加)verilog中include指令的搜索路徑

-s topmodule : 指定要建立的頂層模塊. 默認(rèn)是沒有被實例化的哪些module

VPI: Verilog Prodecure Interface(VPI), 最開始也稱作PLI 2.0, 一個主要面向C語言的接口. 可以讓行為級別的Verilog代碼調(diào)用C函數(shù), 讓C函數(shù)調(diào)用標(biāo)準(zhǔn)Verilog系統(tǒng)函數(shù).

1//adder.c 2#include 3 4staticintsum_compiletf(char*user_data) 5{ 6fprintf(stderr,"Yes,youcompiledme "); 7return0; 8} 9 10staticintsum(char*user_data) 11{ 12vpiHandlesystfref,args_iter,argh; 13//typedefstructt_vpi_values_vpi_value 14structt_vpi_valueargval; 15unsignedintvalue,value2; 16charres[1024]; 17 18systfref=vpi_handle(vpiSysTfCall,NULL); 19args_iter=vpi_iterate(vpiArgument,systfref);//迭代所有參數(shù). 20 21argh=vpi_scan(args_iter);//獲取下一個參數(shù) 22argval.format=vpiIntVal;//設(shè)定格式為int 23vpi_get_value(argh,&argval);//獲取參數(shù)值 24value=argval.value.integer;//讀取獲取到的參數(shù)值 25 26argh=vpi_scan(args_iter);//獲取下一個參數(shù) 27argval.format=vpiHexStrVal;//以hex格式讀入 28vpi_get_value(argh,&argval); 29sscanf(argval.value.str,"%x",&value2);//將hexstr格式讀入的值轉(zhuǎn)換為int 30 31argh=vpi_scan(args_iter);//獲取第三個參數(shù) 32argval.format=vpiHexStrVal;//設(shè)置格式為hexstr,verilog讀取的時候會自動轉(zhuǎn)換的. 33sprintf(res,"%x",value+value2);//在C里計算兩個值的和,并將其轉(zhuǎn)換為hex格式的字符串 34 35argval.value.str=res; 36vpi_put_value(argh,&argval,0,vpiNoDelay);//設(shè)置第三個參數(shù)的值 37 38vpi_put_value(systfref,&argval,0,vpiNoDelay); 39vpi_free_object(args_iter); 40return0; 41} 42 43 44//注冊$sum 45voidsum_register(){ 46s_vpi_systf_datatf_data; 47 48tf_data.type=vpiSysTask;//類型.還有一個是SysFunc 49tf_data.tfname="$sum";//在verilog中調(diào)用的名稱 50tf_data.calltf=sum;//被verilog調(diào)用時調(diào)用的函數(shù) 51tf_data.compiletf=sum_compiletf;//被編譯時調(diào)用的函數(shù) 52tf_data.sizetf=0;//不知道 53tf_data.user_data=0;//不知道 54vpi_register_systf(&tf_data);//注冊 55} 56 57 58 59//在這個函數(shù)數(shù)組里的函數(shù)會自動被調(diào)用. 60void(*vlog_startup_routines[])()={ 61sum_register, 620 63}; 修改tb來調(diào)用$sum:

1//adder_tb.v 2`timescale1ns/1ns 3moduleadder_tb(); 4reg[3:0]a; 5reg[3:0]b; 6wire[7:0]c; 7 8regclk,rst_n; 9 10integeri,n,nf; 11 12adderDUT( 13.clk(clk), 14.rst_n(rst_n), 15.a(a), 16.b(b), 17.c(c) 18); 19 20alwaysbegin 21#10clk=0; 22#10clk=1; 23end 24 25initialbegin 26$display("============================="); 27$display("Tbstartathere"); 28rst_n=1; 29n=0; 30nf=0; 31//$test($random%4,2); 32for(i=0;i編譯運行:

1iverilogadder_rtl.vadder_tb.v-oadder.vvp 2iverilog-vpiadder.c 3vvp-M.-madderadder.vvp iverilog-vpi: 自帶的幫助生成庫的腳本 -M path: 將path加入定位VPI模塊的路徑, .: 當(dāng)前路徑 -m module: 告訴vvp在執(zhí)行simulation之前加載指定的module. ?

審核編輯：彭靜