1.m序列簡介

m序列是目前廣泛應(yīng)用的一種偽隨機(jī)序列，其在通信領(lǐng)域有著廣泛的應(yīng)用，如擴(kuò)頻通信，衛(wèi)星通信的碼分多址，數(shù)字?jǐn)?shù)據(jù)中的加密、加擾、同步、誤碼率測量等領(lǐng)域。m序列在所有的偽隨機(jī)序列里面的地位是最基礎(chǔ)同樣也是最重要的。它的特點(diǎn)就是產(chǎn)生方便快捷，有很強(qiáng)的規(guī)律特性，同時(shí)自相關(guān)性、互相關(guān)特性也很好。在IS-95的反向信道中，選擇了m序列的PN碼作為地址碼，利用不同相位m序列幾乎正交的特性來為每個(gè)用戶的業(yè)務(wù)信道分配了一個(gè)相位 。簡單來說，n級反饋移位寄存器的狀態(tài)最多由2^n 個(gè)，同時(shí)，在線性的反饋移位寄存器中，全“0”狀態(tài)永不改變，所以也就是說，它的最長的周期就是 2^n - 1。

由于反饋的存在，移存器的輸入端受控地輸入信號。不難看出，若初始狀態(tài)為全“0”,則移位后得到的仍為全“0”，因此應(yīng)避免出現(xiàn)全“0”狀態(tài)，又因?yàn)閚級移存器共有2n-1種可能的不同狀態(tài)，除全“0”狀態(tài)外，剩下2n-1種狀態(tài)可用。每移位一次，就出現(xiàn)一種狀態(tài)，在移位若干次后，一定能重復(fù)出現(xiàn)前某一狀態(tài)，其后的過程便周而復(fù)始了。反饋線位置不同將出現(xiàn)不同周期的不同序列，我們希望找到線性反饋的位置，能使移存器產(chǎn)生的序列最長，即達(dá)到周期P=2^n-1。

2.m序列性質(zhì)

周期為2^n-1的m序列由以下幾個(gè)特點(diǎn)：

①隨機(jī)性

在m序列的一個(gè)周期中，0和1出現(xiàn)概率大致相同，0碼只比1碼多一個(gè)。

②移位可加性

某個(gè)周期為p的m序列與其經(jīng)任意延遲移位后的序列模2相加后，其結(jié)果仍是周期為p的m序列，只是原序列某次延遲移位后的序列。

③預(yù)先可確定性

m序列是由移位寄存器的初始狀態(tài)和反饋網(wǎng)絡(luò)唯一確定的。

④游程特性

序列中取值相同的相繼元素稱為一個(gè)游程。游程長度指的是游程中元素的個(gè)數(shù)。在m序列中，一共有個(gè)游程。其中長度為1的游程占總游程數(shù)的一半；長度為2的游程占總游程的1/4；長度為k的游程占總游程數(shù)的，且在長度為k的游程中，連0與連1的游程數(shù)各占一半。另外，還有一個(gè)長度為n的1游程和一個(gè)長度為(n一1)的0游程。

3.線性移位反饋寄存器的結(jié)構(gòu)圖如下：

①ci的值決定了反饋線的連接狀態(tài)；

②在上式和后面的公式中都將“”簡寫為“+”；

③式中xi本身并無實(shí)際意義，它僅指明其系數(shù)是ci的值。

④特征方程f(x)決定了一個(gè)線性反饋移存器的結(jié)構(gòu)，從而決定了它產(chǎn)生的序列的構(gòu)造和周期。

4.本原多項(xiàng)式

使一個(gè)線性反饋移存器產(chǎn)生最長周期序列的充分必要條件是其特征方程f(x)為本原多項(xiàng)式,最長周期為2^n-1。

本原多項(xiàng)式是指滿足下列條件的多項(xiàng)式：

①是既約的，即不能分解因子的；

② 可以整除(x^m + 1)，m = 2^n – 1；即是( x^m + 1 )的一個(gè)因子；

③ 除不盡( x^q+ 1 )，q < m。

常用本原多項(xiàng)式：(最高位和最低位系數(shù)必須都是1)，同時(shí)n也是多項(xiàng)式最高項(xiàng)的次數(shù)和LFSR寄存器個(gè)數(shù)；

示例如下：

表示上式中僅x0, x1,和x4的系數(shù)c0 = c1 = c4 = 1，而其余系數(shù)c2 = c3 = 0，則：

n=4,m=2^4-1 g(x)=x^4+x+1;

在最長線性序列移位寄存型計(jì)數(shù)器中，存在一個(gè)“00000”，該狀態(tài)構(gòu)成死循環(huán)，這會(huì)使電路不具有自啟動(dòng)功能，為了解決這個(gè)問題，可在反饋方程中加全0校正項(xiàng) （~Q1）&（~Q2）…..

例如：

此時(shí)的反饋函數(shù)F= Q1^Q4+（~Q0）&（~Q1）&（~Q2）&（~Q3）&（~Q4）;

相應(yīng)地verilog代碼如下:

module m_sequence(

input I_clk,

input I_rst_p,

input en,

input [3:0] D_init,

output dout

)

wire F;

reg [3:0] m_reg;

always@(posedge I_clk)

if(I_rst_p)

m_reg <= 4'b0;

else if(en)

m_reg <= D_init;

else

m_reg <= {m_reg[2:0],F };

assign F=(m_reg[1]^m_reg[4])|(~(|m_reg)) ;

assign dout = m_reg[3];

endmoduel

審核編輯：湯梓紅