將電橋連接到 ADC 通常需要在四線或六線電橋之間進(jìn)行選擇時(shí)，實(shí)施比例式測(cè)量。后面的章節(jié)更詳細(xì)地討論這些概念，并演示如何將電橋連接到激勵(lì)電壓和 ADC。

比例式測(cè)量

圖3-1顯示了通常如何使用比例基準(zhǔn)配置進(jìn)行電橋測(cè)量。電橋的輸出由 ADC 進(jìn)行測(cè)量，而單個(gè)電源被用作電橋激勵(lì)電壓和ADC基準(zhǔn)電壓。

ADC 對(duì)輸入電壓 VIN 采樣，并將其與基準(zhǔn)電壓 VREF 進(jìn)行比較。VIN 是 VSIGNAL+ 和 VSIGNAL–（或 AINP 和 AINN）之間的電壓差，而 VREF 是 VSENSE+ 和 VSENSE–（或 REFP 和 REFN）之間的電壓差。ADC 按照方程式 14 生成與 VREF 成正比的輸出為：

方程式 14 用 AVDD 代替 VREF 項(xiàng)，因?yàn)樵趫D 3-1 中 AVDD 連接到 REFP 并且 REFN 接地。還要注意，方程式 13 說明 VOUT 等于 VEXCITATION 乘以 ΔR 與 R 之比。在圖 3-1 中，AVDD = VEXCITATION+ - VEXCITATION-，而 VOUT (Bridge) = VIN (ADC)。代入后可得出方程式 15：

用方程式 15 代替方程式 14 中的 VIN 項(xiàng)可得到方程式 16：

方程式 16 中的輸出代碼與 ΔR 成正比。此外，方程式 16 表明不需要 AVDD 和 VIN 的準(zhǔn)確值。輸出代碼與電橋上的應(yīng)變片成正比。比例式測(cè)量的一個(gè)優(yōu)勢(shì)是，測(cè)量值針對(duì) VREF 的變化相對(duì)恒定。這在方程式 16 中也有體現(xiàn)，公式中的輸出與 ΔR/R 成正比，因此與 VREF 或 VEXCITATION 的準(zhǔn)確值無關(guān)。因此，比例式測(cè)量不太容易受 VEXCITATION 隨時(shí)間和溫度的漂移所影響。假設(shè)基準(zhǔn)輸入和測(cè)量輸入中的噪聲是相關(guān)的，那么 VEXCITATION 源中的任何噪聲也應(yīng)會(huì)抵消。通常，如果基準(zhǔn)輸入和測(cè)量輸入的濾波器帶寬相同，則上述噪聲源就比較有相關(guān)性。

四線電橋

圖 3-2 顯示了四線電橋的連接。有兩條線用于激勵(lì)電橋（VEXCITATION+ 和 VEXCITATION–），兩條線用于測(cè)量（VSIGNAL+ 和 VSIGNAL–）。ADC 測(cè)量差分電橋輸出電壓，ADC 正負(fù)基準(zhǔn)輸入分別連接到激勵(lì)線路充當(dāng) VEXCITATION+ 和 VEXCITATION–。

四線電橋適用于許多數(shù)據(jù)采集系統(tǒng)中的基本測(cè)量。但是，VEXCITATION+ 和 VEXCITATION– 的長(zhǎng)導(dǎo)線可能具有不可忽略的電阻，增加 ADC 測(cè)量的誤差。圖 3-3 顯示了一個(gè)與四線電橋相連的 ADC，電橋的激勵(lì)導(dǎo)線上具有串聯(lián)電阻 RP1 和 RP2。

理論上，REFP 輸入端的 VEXCITATION+ 和 REFN 輸入端的 VEXCITATION– 與電橋的激勵(lì)電壓相同。不過，串聯(lián)導(dǎo)線電阻會(huì)降低電橋本身的電壓，從而改變電橋輸出電壓，如方程式 17 所示。

即使 RP1 和 RP2 很小，流過電橋的電流 (IEXCITATION) 也可能很大，從而導(dǎo)致顯著的誤差。例如，VEXCITATION = 5V 且電橋電阻為 350Ω 時(shí)，IEXCITATION = 14.3mA。即使 RP1 = RP2 = 1Ω，寄生電阻也會(huì)導(dǎo)致 0.6% 的測(cè)量誤差。請(qǐng)注意，電橋輸出（圖 3-2 中的 VSIGNAL±）導(dǎo)線可能具有與 RP1和 RP2大小相同的串聯(lián)電阻。但是，ADC 輸入阻抗通常很高，通過 VSIGNAL± 拉出的電流比IEXCITATION小若干個(gè)數(shù)量級(jí)。因此，與 VSIGNAL± 導(dǎo)線電阻相互作用的任何電流所增加的誤差可以忽略不計(jì)。

六線電橋

六線電橋可消除與四線電橋相關(guān)的導(dǎo)線電阻誤差。六線拓?fù)浣Y(jié)構(gòu)具有與四線電橋相同的四條導(dǎo)線，同時(shí)它有額外的兩條導(dǎo)線 (VSENSE±) 連接到電橋的頂部和底部。圖 3-4 顯示了六線電橋。

在此拓?fù)浣Y(jié)果中，電橋頂部和底部的 VSENSE± 導(dǎo)線用作開爾文（或強(qiáng)制檢測(cè)）連接，用于消除導(dǎo)線電阻的影響。此連接使用 VEXCITATION± 導(dǎo)線作為強(qiáng)制線路，將電壓驅(qū)動(dòng)至電橋。VEXCITATION± 可能是高電流，并在與電橋相連的寄生電阻兩端產(chǎn)生壓降，如節(jié)3.2所述。VSENSE± 導(dǎo)線通過繞過承載高電流的寄生導(dǎo)線電阻，用于準(zhǔn)確測(cè)量電橋頂部的電壓。同時(shí)，由于流過每條導(dǎo)線的輸入電流小得多，VSENSE± 導(dǎo)線上的任何電阻會(huì)使電壓誤差顯著降低。圖 3-5 顯示了六線電橋與ADC的連接方式，還顯示了 VEXCITATION± 導(dǎo)線上的串聯(lián)電阻。

使用六線電橋拓?fù)浣Y(jié)構(gòu)可確保 ADC VREF 與驅(qū)動(dòng)電橋的電壓相同。與四線拓?fù)浣Y(jié)構(gòu)類似，盡管流過這些導(dǎo)線的電流顯著小于 IEXCITATION，VSIGNAL± 和 VSENSE± 導(dǎo)線上的電阻仍可能會(huì)增加誤差。這個(gè)較低的電流會(huì)盡可能減小引入到 ADC 輸入和基準(zhǔn)通路的誤差，從而提高系統(tǒng)總體精度（與四線電橋相比）。

審核編輯：湯梓紅