1、在高速PCB設(shè)計(jì)原理圖設(shè)計(jì)時(shí)，如何考慮阻抗匹配問題？

在設(shè)計(jì)高速 PCB 電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。

也就是說要在布線后才能確定阻抗值。一般仿真軟件會(huì)因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。

2、當(dāng)一塊 PCB 板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要將數(shù)/模地分開，原因何在？

將數(shù)/模地分開的原因是因?yàn)?a href="http://www.www27dydycom.cn/v/tag/8791/" target="_blank">數(shù)字電路在高低電位切換時(shí)會(huì)在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。

如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉，模擬的信號依然會(huì)被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。

3、在高速PCB設(shè)計(jì)時(shí)，設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢？

一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面。前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz)。所以不能只注意高頻而忽略低頻的部分。

一個(gè)好的EMI/EMC設(shè)計(jì)必須一開始布局時(shí)就要考慮到器件的位置，PCB疊層的安排，重要聯(lián)機(jī)的走法，器件的選擇等，如果這些沒有事前有較佳的安排，事后解決則會(huì)事倍功半，增加成本。

例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對外的連接器，高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射，器件所推的信號之斜率(slew rate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲。

另外，注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射。還可以用分割地層的方式以控制高頻噪聲的范圍。最后，適當(dāng)?shù)倪x擇PCB 與外殼的接地點(diǎn)(chassis ground)。

4、在做PCB板的時(shí)候，為了減小干擾，地線是否應(yīng)該構(gòu)成閉和形式？

在做PCB板的時(shí)候，一般都要減小回路面積，以便減少干擾。布地線的時(shí)候，也不應(yīng)布成閉合形式，而是布成樹枝狀較好，還有就是要盡可能增大地的面積。

5、怎樣調(diào)整走線的拓?fù)浼軜?gòu)來提高信號的完整性？

這種網(wǎng)絡(luò)信號方向比較復(fù)雜，因?yàn)閷蜗?，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時(shí)，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。

6、在布局、布線中如何處理才能保證100M以上信號的穩(wěn)定性？

高速數(shù)字信號布線，關(guān)鍵是減小傳輸線對信號質(zhì)量的影響。因此，100M 以上的高速信號布局時(shí)要求信號走線盡量短。數(shù)字電路中，高速信號是用信號上升延時(shí)間來界定的。

而且，不同種類的信號（如 TTL,GTL,LVTTL），確保信號質(zhì)量的方法不一樣。

審核編輯 ：李倩