1.測(cè)試概念和原理

測(cè)試包含了三方面的內(nèi)容：

已知的測(cè)試矢量

確定的電路結(jié)構(gòu)

已知正確的輸出結(jié)果

試方式的分類

測(cè)試矢量
窮舉測(cè)試矢量是指所有可能的輸入矢量。

測(cè)試矢量
功能測(cè)試矢量主要應(yīng)用于驗(yàn)證測(cè)試中，目的是驗(yàn)證各個(gè)器件的功能是否正確。

測(cè)試矢量
這是一種基于故障模型的測(cè)試矢量，它的最大好處是可以利用電子設(shè)計(jì)自動(dòng)化（EDA）工具自動(dòng)對(duì)電路產(chǎn)生測(cè)試向量，并且能夠有效地評(píng)估測(cè)試效果。

向量舉例說明

例如，如果要測(cè)試74181ALU，其有14個(gè)輸入端口

窮舉測(cè)試向量,就需要214=16384個(gè)測(cè)試矢量，對(duì)于一個(gè)有38個(gè)輸入端口的16位的ALU來說，以10 MHz的速度運(yùn)行完所有的測(cè)試矢量需要7.64個(gè)小時(shí).

功能測(cè)試向量，要448個(gè)測(cè)試矢量，但是目前沒有算法去計(jì)算矢量是否覆蓋了芯片的所有功能。

結(jié)構(gòu)測(cè)試向量，要47個(gè)測(cè)試矢量。這類測(cè)試矢量的缺點(diǎn)是有時(shí)候工具無法檢測(cè)所有的故障類型。

測(cè)試的目的

尋找最小的測(cè)試向量集去覆蓋更多的芯片以及板級(jí)的故障

衡量標(biāo)準(zhǔn)：故障覆蓋率

2.可測(cè)性設(shè)計(jì)

可測(cè)性設(shè)計(jì)基礎(chǔ)

所謂可測(cè)性設(shè)計(jì)是指設(shè)計(jì)人員在設(shè)計(jì)系統(tǒng)和電路的同時(shí)，考慮到測(cè)試的要求，通過增加一定的硬件開銷，獲得最大可測(cè)性的設(shè)計(jì)過程。

目前，主要的可測(cè)性設(shè)計(jì)方法有：

掃描通路測(cè)試（Scan）

內(nèi)建自測(cè)試（BIST）

邊界掃描測(cè)試（Boundary Scan）

可測(cè)性設(shè)計(jì)的優(yōu)勢(shì)和不足

3.可測(cè)性方法（SCAN、BIST、 Boundary SCAN）

掃描通路測(cè)試 Scan

可測(cè)試性

Scan的基本概念

掃描測(cè)試設(shè)計(jì)規(guī)則

可控制性：把激勵(lì)施加到被測(cè)單元的能力

可觀察性：故障傳播到原始輸出端的能力

掃描測(cè)試的基本概念

掃描測(cè)試是目前數(shù)字集成電路設(shè)計(jì)中最常用的可測(cè)性設(shè)計(jì)技術(shù)，這里說的是內(nèi)部掃描，不同于邊界掃描。

掃描時(shí)序分成時(shí)序和組合兩部分，從而使內(nèi)部節(jié)點(diǎn)可以控制并且可以觀察。

測(cè)試矢量的施加及傳輸是通過將寄存器用特殊設(shè)計(jì)的帶有掃描功能的寄存器代替，使其連接成一個(gè)或幾個(gè)長的移位寄存器鏈來實(shí)現(xiàn)的。

帶多路選擇器的D型觸發(fā)器

正常工作模式：scan_enable為0，此時(shí)數(shù)據(jù)從D端輸入，從Q端輸出。

掃描移位模式：scan_enable為1，此時(shí)數(shù)據(jù)從scan_in輸入，從scan_out端輸出。

帶掃描端的鎖存器

全掃描和部分掃描

掃描測(cè)試原理

掃描設(shè)計(jì)規(guī)則

掃描測(cè)試要求電路中每個(gè)節(jié)點(diǎn)處于可控制和可觀測(cè)的狀態(tài)，只有這樣才能保證其可替換為相應(yīng)的掃描單元，并且保證故障覆蓋率。

為了保證電路中的每個(gè)節(jié)點(diǎn)都符合設(shè)計(jì)需求，在掃描鏈插入之前會(huì)進(jìn)行掃描設(shè)計(jì)規(guī)則的檢查。

基本掃描規(guī)則

使用同種類掃描單元進(jìn)行替換，通常選擇帶多路選擇器的掃描觸發(fā)器；

在原始輸入端必須能夠?qū)λ杏|發(fā)器的時(shí)鐘端和異步復(fù)位端進(jìn)行控制；

時(shí)鐘信號(hào)不能作為觸發(fā)器的輸入信號(hào)；

三態(tài)總線在掃描測(cè)試模式必須處于非活躍狀態(tài)；

ATPG無法識(shí)別的邏輯應(yīng)加以屏蔽和旁路。

三態(tài)總線

為了避免掃描模式（scan_mode）下的總線競爭，必須控制其控制端，通常的做法是在控制端加入多路選擇器，使其固定在邏輯0或者邏輯1

門控時(shí)鐘或者門控異步輸入端

為了避免掃描模式下resetn不可控制，處理方法和三態(tài)總線一樣，加入額外邏輯，讓異步輸入端處于非有效狀態(tài)

內(nèi)建自測(cè)試BIST

內(nèi)建自測(cè)必須附加額外的電路，包括向量生成器、BIST控制器和響應(yīng)分析器

BIST測(cè)試引腳：

BIST_MODE：測(cè)試模式選擇信號(hào)，控制電路進(jìn)入BIST狀態(tài)。

BIST_RESET：初始化BIST控制單元。

BIST_CLK：BIST測(cè)試時(shí)鐘。

BIST_DONE：輸出信號(hào)，標(biāo)志自測(cè)結(jié)束。

BIST_FAIL：輸出信號(hào)，標(biāo)志自測(cè)失敗，說明存儲(chǔ)器有制造故障。

BIST模塊在設(shè)計(jì)中的集成

BIST電路作為邏輯電路的一部分通常在RTL級(jí)插入，并且需要與其他邏輯一起進(jìn)行綜合。數(shù)據(jù)、地址和一些控制信號(hào)在進(jìn)入存儲(chǔ)器之前需要經(jīng)過多路選擇器。

許多EDA工具可以在RTL級(jí)自動(dòng)生成BIST電路并集成到設(shè)計(jì)中，其中最常用的是Mentor的mBISTArchitect和Synopsys的SoCBIST

邊界掃描測(cè)試

IEEE 1149.1標(biāo)準(zhǔn)

邊界掃描是歐美一些大公司聯(lián)合成立的一個(gè)組織——聯(lián)合測(cè)試行動(dòng)小組（JTAG），為了解決印制電路板（PCB）上芯片與芯片之間互連測(cè)試而提出的一種解決方案。由于該方案的合理性，它于1990年被IEEE采納而成為一個(gè)標(biāo)準(zhǔn)，即IEEE 1149.1。

該標(biāo)準(zhǔn)規(guī)定了邊界掃描的測(cè)試端口、測(cè)試結(jié)構(gòu)和操作指令。

IEEE 1149.1結(jié)構(gòu)

主要包括TAP控制器和寄存器組。

寄存器組包括邊界掃描寄存器、旁路寄存器、標(biāo)志寄存器和指令寄存器

JTAG的基本原理

是在器件內(nèi)部定義一個(gè)TAP（Test Access Port，測(cè)試訪問口）通過專用的JTAG測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試。JTAG測(cè)試允許多個(gè)器件通過JTAG接口串聯(lián)在一起，形成一個(gè)JTAG鏈，能實(shí)現(xiàn)對(duì)各個(gè)器件分別測(cè)試。

端口定義

TCK：Test Clock邊界掃描設(shè)計(jì)中的測(cè)試時(shí)鐘是獨(dú)立的，因此與原來IC或PCB上的時(shí)鐘是無關(guān)的，也可以復(fù)用原來的時(shí)鐘。

TMS：Test Mode Select由于在測(cè)試過程中，需要有數(shù)據(jù)捕獲、移位、暫停等不同的工作模式，因此需要有一個(gè)信號(hào)來控制。在IEEE 1149.1中，僅有這樣一根控制信號(hào)，通過特定的輸入序列來確定工作模式，采用有限狀態(tài)機(jī)來實(shí)現(xiàn)。該信號(hào)在測(cè)試時(shí)鐘TCK的上升沿采樣。

TDI：Test Data In以串行方式輸入的數(shù)據(jù)TDI有兩種。一種是指令信號(hào)，送入指令寄存器；另一種是測(cè)試數(shù)據(jù)（激勵(lì)、輸出響應(yīng)和其他信號(hào)），它輸入到相應(yīng)的邊界掃描寄存器中去。

TDO：Test Data Out以串行輸出的數(shù)據(jù)也有兩種，一種是從指令寄存器移位出來的指令，另一種是從邊界掃描寄存器移位出來的數(shù)據(jù)。

除此之外，還有一個(gè)可選端口TRST，為測(cè)試系統(tǒng)復(fù)位信號(hào)，作用是強(qiáng)制復(fù)位。

邊界掃描的原理

在核心邏輯電路的輸入和輸出端口都增加一個(gè)寄存器，通過將這些I/O上的寄存器連接起來，可以將數(shù)據(jù)串行輸入被測(cè)單元，并且從相應(yīng)端口串行讀出。

首先是芯片級(jí)測(cè)試，即可以對(duì)芯片本身進(jìn)行測(cè)試和調(diào)試，使芯片工作在正常功能模式，通過輸入端輸入測(cè)試矢量，并通過觀察串行移位的輸出響應(yīng)進(jìn)行調(diào)試。

其次是板級(jí)測(cè)試，檢測(cè)集成電路和PCB之間的互連。實(shí)現(xiàn)原理是將一塊PCB上所有具有邊界掃描的IC中的掃描寄存器連接在一起，通過一定的測(cè)試矢量，可以發(fā)現(xiàn)元件是否丟失或者擺放錯(cuò)誤，同時(shí)可以檢測(cè)引腳的開路和短路故障。

最后是系統(tǒng)級(jí)測(cè)試，在板級(jí)集成后，可以通過對(duì)板上CPLD或者Flash的在線編程，實(shí)現(xiàn)系統(tǒng)級(jí)測(cè)試。

板級(jí)芯片的互連測(cè)試

TAP控制器

TAP控制器的作用是將串行輸入的TMS信號(hào)進(jìn)行譯碼，使邊界掃描系統(tǒng)進(jìn)入相應(yīng)的測(cè)試模式，并且產(chǎn)生該模式下所需的各個(gè)控制信號(hào)。

邊界掃描寄存器

邊界掃描寄存器

指令寄存器

指令寄存器由移位寄存器和鎖存器組成，長度等于指令的長度。IR可以連接在TDI和TDO的兩端，經(jīng)TDI串行輸入指令，并且送入鎖存器，保存當(dāng)前指令。

在這兩部分中有個(gè)譯碼單元，負(fù)責(zé)識(shí)別當(dāng)前指令。由于JTAG有3個(gè)強(qiáng)制指令，所以該寄存器的寬度至少為2位。

邊界掃描測(cè)試策略

利用邊界掃描IEEE 1149.1進(jìn)行板級(jí)測(cè)試的策略分以下3步。

根據(jù)IEEE 1149.1標(biāo)準(zhǔn)建立邊界掃描的測(cè)試結(jié)構(gòu)

利用邊界掃描測(cè)試結(jié)構(gòu)，對(duì)被測(cè)部分之間的連接進(jìn)行矢量輸入和響應(yīng)分析。這是板級(jí)測(cè)試的主要環(huán)節(jié)，也是邊界掃描結(jié)構(gòu)的主要應(yīng)用。可以用來檢測(cè)由于電氣、機(jī)械和溫度導(dǎo)致的板級(jí)集成故障

對(duì)單個(gè)核心邏輯進(jìn)行測(cè)試，可以初始化該邏輯并且利用其本身的測(cè)試結(jié)構(gòu)。

邏輯單元BIST

Logic BIST是SoC設(shè)計(jì)中芯片可測(cè)性設(shè)計(jì)的發(fā)展方向。

大多數(shù)的ASIC使用基于掃描的DFT技術(shù)。對(duì)于規(guī)模越來越大的芯片來說，掃描測(cè)試的策略面臨著巨大的挑戰(zhàn)。

整體DFT實(shí)現(xiàn)及性能上考慮

盡量避免異步時(shí)鐘設(shè)計(jì)；

限制不同時(shí)鐘域的數(shù)量；

對(duì)于多時(shí)鐘域的設(shè)計(jì)，處于同一時(shí)鐘域的觸發(fā)器最好連在同一根掃描鏈上；

注意扇出比較多的端口，如scan_enable信號(hào)，尤其在綜合的時(shí)候需要特別注意；

對(duì)于存儲(chǔ)器、模擬電路等不可綜合的邏輯加入適當(dāng)?shù)母綦x旁路結(jié)構(gòu)；

避免過長的掃描鏈；

考慮到測(cè)試模式下功耗過高所造成的問題，可將掃描測(cè)試分成數(shù)個(gè)部分，分開進(jìn)行插入，在不同的掃描測(cè)試模式下，測(cè)試不同的部分；

盡量減少額外邏輯帶來的面積、功耗的增大；

通過復(fù)用外圍引腳，減少掃描測(cè)試對(duì)引腳的要求。

掃描設(shè)計(jì)流程

審核編輯 ：李倩