一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內(nèi)不再提示

ADC時序和數(shù)字接口時序的時序因素和解決方案

Sq0B_Excelpoint ? 來源:亞德諾半導體 ? 作者:亞德諾半導體 ? 2022-12-02 09:13 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

本文介紹低功耗系統(tǒng)在降低功耗的同時保持精度時,所涉及的信號鏈在模擬前端時序、ADC時序和數(shù)字接口時序的時序因素和解決方案,以滿足測量和監(jiān)控應用的要求,本文主要說明當所選ADC是逐次逼近寄存器(SAR) ADC時的時序影響因素。

模擬前端時序考量

圖1中的三個模塊可以分別予以考慮,從模擬前端(AFE)開始。信號鏈的類型會改變AFE,但有一些共同方面適用于大多數(shù)電路。

999ce4ec-71dd-11ed-8abf-dac502259ad0.svg

圖1. 使用多路復用SAR ADC的AFE時序考量

圖2顯示了構成AFE的AD4696 SAR ADC、外部放大器和低通濾波器。AD4696是一款具有Easy Drive特性的16位1 MSPS多路復用SAR ADC。雖然需要外部放大器和電路以與外部傳感器接口,但Easy Drive特性(例如模擬輸入高阻模式和基準輸入高阻模式)降低了模擬輸入和基準電壓驅動要求。在較高功率應用中,SAR ADC的抗混疊濾波器設計需要非常強,但對于較低帶寬信號的采樣(這是典型的低功耗應用),濾波器設計的要求不那么高?!?Δ架構的優(yōu)點是,我們可以依靠數(shù)字濾波器來確定頻率響應,并使用外部抗混疊濾波器以調制器頻率濾波。在沒有過采樣且以固有質量濾波的情況下,需要外部模擬低通濾波器來防止任何高于采樣速率的較高頻率信號混疊到通帶中。低通濾波器還起到如下作用:降低模擬前端電路的寬帶噪聲,減少模擬輸入端發(fā)生的非線性電壓反沖,以及保護模擬輸入免受過壓事件的影響。

SAR ADC的采樣部分整合了采樣保持機制,該機制由一個開關和一個電容組成,可捕獲輸入信號,直至收集到轉換結果為止。

99a8926a-71dd-11ed-8abf-dac502259ad0.svg

圖2. 帶有外部反沖RC濾波器和驅動放大器的AD4696 SAR ADC

放大器級的設計過程分為兩個步驟。第一步是選擇信號調理放大器和外部抗混疊級,下一步是選擇外部驅動放大器(其帶寬由增益決定;記住需要權衡功耗與帶寬),它將緩沖信號調理抗混疊濾波器輸出并驅動ADC輸入。下一步是設計反沖濾波器,將總電容CEXT + CDAC作為濾波器的總電容。

多路復用SAR ADC在切換模擬輸入通道時會發(fā)生反沖問題。每次開關閉合時,內(nèi)部電容電壓(CDAC)可能與先前存儲在采樣電容(CEXT)上的電壓不同。當這些開關因該電壓差而閉合時,就會出現(xiàn)電壓毛刺。能量將在開關之間共享,電容端子之間測量的電壓將減半。CEXT和CDAC值會影響濾波器設計,在設計電路時需要加以考慮。AD4696數(shù)據(jù)手冊詳細說明了反沖和ADC驅動器的選擇,另外還提供了ADC驅動器工具和頗有幫助的培訓視頻 。

99b33c60-71dd-11ed-8abf-dac502259ad0.svg

圖3. 高阻模式對反沖的影響

AD4696有一種模擬輸入高阻模式,它會顯著降低電壓反沖的幅度,如圖3所示。模擬輸入高阻模式還能減少前端放大器和AD4696模擬輸入之間的串聯(lián)電阻導致的性能下降;與傳統(tǒng)的多路復用SAR ADC相比,外部RC濾波器中的電阻可以更大。使用較大REXT和較小CEXT可緩解放大器穩(wěn)定性問題,而不會顯著影響失真性能。但是,如果使能內(nèi)部過壓保護箝位以避免穩(wěn)定性問題,建議CEXT至少應為500 pF。圖3顯示我們可以更快地對所需信號進行采樣,從而加快系統(tǒng)時序。

ADC時序考量

ADC的選擇取決于您的系統(tǒng)注重什么特性。有許多文章探討了就性能而言哪一個更合適,并比較了SAR和∑-Δ技術。在低功耗領域,測量相似信號的SAR和∑-Δ之間存在很大的重疊部分。有一點很清楚,SAR時序更容易理解。

99c433d0-71dd-11ed-8abf-dac502259ad0.svg

圖4. AFE SAR時序考量

SAR ADC在某個時間點對輸入進行采樣,包括采集階段和轉換階段。在采集階段,采樣保持網(wǎng)絡或內(nèi)部容性網(wǎng)絡充電(圖2)。在轉換階段,電容陣列切換到比較器網(wǎng)絡,DAC上的權重被修改,直至達到與模擬輸入相對應的數(shù)字碼。

99cf094a-71dd-11ed-8abf-dac502259ad0.svg

圖5. 典型SAR ADC時序

數(shù)據(jù)手冊說明了最大轉換時間,AD4696為415 ns。采集信號的最短轉換時間為1715 ns,這是AD4696以500 kSPS運行時的采集時間。轉換之間的時間是吞吐速率。

在時序方面,與SAR ADC相關的主要權衡是功耗與ADC采樣速率的關系。SAR ADC的優(yōu)勢在于,采樣速率和電源電流之間具有直接的線性關系,這意味著它可以根據(jù)目標信號的帶寬進行調整。ADC內(nèi)核在轉換之間會關斷,因此當以較低采樣速率(例如10 kSPS)運行時,AD4696的典型功耗為0.17 mW,而以1 MSPS運行時功耗為8 mW。因此,這種器件適合于較低采樣速率的電池供電應用。

99dbf6dc-71dd-11ed-8abf-dac502259ad0.svg

圖6. VDD電流與采樣速率的關系

圖6顯示了VDD電流。如果降低AD4696的采樣速率,使其以低于100 kSPS的速率工作,而不是以500 kSPS工作,那么IDD電流將從幾乎2.5 mA下降到0.5 mA。如果將采樣速率進一步降低到10 kSPS,那么典型IDD電流將降至42 μA。電流的增加速率是線性的。所有數(shù)字和模擬電源電流都以類似的線性方式縮放,因此SAR ADC是用來測量DC轉AC信號的有力選擇。

數(shù)字接口時序考量

AD4696有幾個特性是SAR ADC傳統(tǒng)上不具備的,這些特性可以幫助低功耗信號鏈設計人員節(jié)省更多功耗,但對時序有所影響。

99f67d22-71dd-11ed-8abf-dac502259ad0.svg

圖7. SAR數(shù)字接口時序考量

與∑-Δ架構相比,SAR ADC的吞吐速率更容易計算,因為不需要考慮濾波器延遲:

9a07c424-71dd-11ed-8abf-dac502259ad0.svg

CHs = 使能的通道數(shù)。

周期時間是CNV上升沿躍遷之間的時間,由采集階段和轉換階段組合而成,但可能存在重疊。ADC可以在轉換階段仍在進行時開始采集信號。SAR ADC上樣本之間的時間可以描述為周期時間tCYC或采樣速率時間tSR。

tCONVERT = 轉換時間 tACQ = 采集時間

tCYC = tSR = 采樣頻率的倒數(shù),即采樣間隔時間

發(fā)生轉換的采樣時刻由CNV信號上升沿控制。在大多數(shù)模式下,這是由外部信號提供的。AD4696還有片內(nèi)自動循環(huán)模式,可在內(nèi)部生成轉換啟動信號。該信號可啟動轉換。AD4696提供多種時序控制器模式,允許用戶以預定義的方式選擇轉換順序和配置,或在不中斷轉換的情況下即時控制序列中的下一個通道。

數(shù)字主機必須在下一次轉換開始前回讀數(shù)據(jù)。因此,對于較高速度信號,SCK頻率必須足夠快,以便在下一個CNV上升沿(或在自動循環(huán)模式下的內(nèi)部轉換啟動信號)之前從AD4696 SPI回讀數(shù)據(jù)。更快的采樣速率需要更快的SCK頻率,因為轉換之間的時間更短。

所需的最低SCK頻率與采樣速率、SPI幀長度(以位為單位)和所用的串行數(shù)據(jù)輸出模式有關。給定樣本的轉換結果在下一轉換階段開始之前可用。因此,SCK頻率必須足夠快,以便在下一個CNV上升沿(或在自動循環(huán)模式下的內(nèi)部轉換啟動信號)之前從AD4696 SPI讀取數(shù)據(jù)。

SDO數(shù)字輸出

AD4696系列還包括雙SDO和四SDO模式。在這些模式下,ADC結果在SDO和其他GPIO引腳上并行移出。對于給定采樣速率,這些模式顯著降低了所需的SCK頻率,每個SCK周期SPI上輸出的位數(shù)是原來的2倍或4倍。對微控制器的要求得以降低,當以1 MSPS轉換時,所需的時鐘從32 MHz SPI時鐘降低到16 MHz SPI時鐘。

每個轉換模式幀所需的SCK周期數(shù)(NSCK)是每幀位數(shù)(NBITS)和串行數(shù)據(jù)輸出數(shù)(NSDO)的函數(shù):

9a15880c-71dd-11ed-8abf-dac502259ad0.svg

其中,NSDO為1表示單SDO模式,為2表示雙SDO模式,為4表示四SDO模式。

轉換模式SPI幀的開始不得在tCONVERT時間過去之前發(fā)生,并且必須足夠早地完成以符合最小tSCKCNV規(guī)范。在轉換模式下完成一個SPI幀的時間(tFRAME)計算如下:

tFRAME = tCYC – tCONVERT_max – tSCKCNV

其中,tCYC為采樣周期,tCONVERT_max為最大值,tCONVERT為額定值,tSCKCNV為SCK到CNV上升沿延遲額定值。

fSCK是tFRAME和NSCK的函數(shù)。

9a219480-71dd-11ed-8abf-dac502259ad0.svg

AD4696數(shù)據(jù)手冊有一個表格,其中給出了最小SCLK頻率與多個采樣速率的關系示例。

自動循環(huán)模式

對于電壓或電流電平監(jiān)控應用,傳統(tǒng)上SAR ADC需要主機控制器持續(xù)發(fā)出轉換信號以使轉換進行。系統(tǒng)需要檢查數(shù)據(jù)是否達到閾值,并根據(jù)這些電平做出決策。這種方式的能效比不高,因為主機需要不斷地轉換。AD4696可配置為根據(jù)用戶編程的通道序列自主轉換。

自動循環(huán)模式是用于監(jiān)控模擬輸入的出色模式。轉換周期有多種選擇,范圍從10 μs(100 kSPS采樣速率)到800 μs(1.25 kSPS采樣速率)。此模式可與閾值和滯回檢測警報結合使用,這些警報可基于每個通道進行配置,以減少數(shù)字主機系統(tǒng)的開銷。在這種情況下,主機控制器可以進入低功耗狀態(tài),只有在觸發(fā)一個電平導致其接收到來自AD4696的中斷時才會上電。

過采樣

過采樣和抽取是∑-Δ架構所固有的特性,AD4696 SAR ADC包含一個過采樣和抽取引擎,支持進一步降低噪聲。它能有效地對連續(xù)ADC樣本進行平均以產(chǎn)生一個過采樣結果,有效分辨率更高,噪聲更低。AD4696的過采樣率(OSR)每增加4倍,有效位數(shù)就會增加1位。

這對于測量低功耗信號鏈應用中慢速變化的信號特別有用,例如需要較高精度的溫度測量應用。

9a2e6e94-71dd-11ed-8abf-dac502259ad0.svg

其中,tSAMPLE = 采樣周期,tCYC = 周期時間(1/采樣速率),OSR = 過采樣率(4到64之間的可編程值)。類似于∑-Δ ADC,需要權衡性能與速度。

表1. SAR小結

9a3bbe28-71dd-11ed-8abf-dac502259ad0.png

低功耗精密平臺

隨著全球能源成本不斷提高,并且我們了解到能源使用對自然界的影響,系統(tǒng)設計人員正在努力以更低的功耗預算實現(xiàn)高精度。研究并找到可用的最低功耗器件可能很困難。ADI公司正在簡化設計流程,選出我們最低功耗的精密器件并提供一站式商店,通過立即可用的信號鏈和電路為系統(tǒng)設計人員提供最新的精密低功耗產(chǎn)品。

示例:低功耗SAR信號鏈

許多應用需要在大直流偏移或共模電壓之上測量小信號。如果系統(tǒng)的目的是監(jiān)測工業(yè)環(huán)境中的流量或進行生物電位測量,那么該方法存在重疊。這些信號通常需要交流耦合來消除大偏移,并且需要偏置和增益來使ADC的動態(tài)范圍最大化。

我們的低功耗精密信號鏈包括關于為此類應用選擇器件的建議。

9a4cbc8c-71dd-11ed-8abf-dac502259ad0.svg

圖9. 信號鏈示例

此外, 技術訣竅與綜合知識 (KWIK)電路提供了更深入的電路分析以及關于器件選擇的最新建議。

流量信號鏈示例

舉一個例子,我們想設計一個大型多測量系統(tǒng),其中包括使用圖10所示的KWIK電路進行流量測量。

(A) 我想以1 kSPS速率運行10個流量傳感器。哪一個選擇更好——SAR還是∑-Δ?

(B) AFE時序考慮因素有哪些?

9a5aa3f6-71dd-11ed-8abf-dac502259ad0.png

圖10. 流量測量信號鏈KWIK電路

A. SAR (AD4696)與信號調理所需的 AD8235 和 ADA4505-2 放大器一起使用是非常好的選擇,因為我們可以使用外部轉換信號或自動循環(huán)模式以10 kSPS運行10個通道。

B. 在這種情況下,AD4505-2放大器的響應與增益的關系將決定被測信號的帶寬,而不是抗混疊濾波器響應。高阻模式將減輕輸入放大器的性能壓力,使設計人員能夠選擇較低功耗的放大器。選擇圖10中的器件是因為它們具有超低功耗性能。

結語

當設計高分辨率、低功耗數(shù)據(jù)采集系統(tǒng)時,可能很難找到最低功耗的器件,ADI公司的精密低功耗信號鏈可作為低功耗設計的起點。構建以∑-Δ和SAR架構作為核心ADC的信號鏈時,必須注意了解時序的權衡因素和差異。

當與傳感器或目標信號接口時,模擬前端時序需要考慮芯片級啟動、傳感器偏置、外部濾波和器件選擇。SAR ADC有更嚴格的要求,需要抗混疊濾波器,而∑-Δ ADC具有與其設計相關的固有采樣特性。在AFE上,∑-Δ ADC可整合PGA,而高阻模式等SAR技術可降低對外部放大器電路的驅動要求。

當考慮∑-Δ ADC架構時,過采樣和抽取以及濾波器延遲會對吞吐速率產(chǎn)生影響,尤其是在多個通道上進行轉換時。另一方面,由于采用逐次逼近法,SAR吞吐速率更易于計算,另外還有一個好處是采樣速度越慢,轉換時消耗的電流就越低。

∑-Δ AD4130-8 的數(shù)字時序很復雜,導致需要開發(fā) ACE 軟件時序工具。這些工具可簡化對時序的理解并幫助計算通道吞吐速率。該器件具有占空比等時序特性、FIFO以及有助于延長電池壽命的待機模式,但針對特定吞吐速率,需要注意可實現(xiàn)的有效分辨率。

當考察AD4696這樣的SAR ADC時,我們可以在更高采樣頻率下進行采樣。這有其優(yōu)勢,但也意味著數(shù)字時間范圍tFRAME(您需要在此時間范圍內(nèi)回讀結果)更小,因而需要更快的SPI時鐘速度。

審核編輯 :李倩

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 放大器
    +關注

    關注

    145

    文章

    14141

    瀏覽量

    217154
  • adc
    adc
    +關注

    關注

    99

    文章

    6689

    瀏覽量

    549139

原文標題:【世說設計】使用SAR ADC構建低功耗精密信號鏈應用最重要的時序因素有哪些?

文章出處:【微信號:Excelpoint_CN,微信公眾號:Excelpoint_CN】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    FPGA時序約束之設置時鐘組

    Vivado中時序分析工具默認會分析設計中所有時鐘相關的時序路徑,除非時序約束中設置了時鐘組或false路徑。使用set_clock_groups命令可以使時序分析工具不分析時鐘組中時
    的頭像 發(fā)表于 04-23 09:50 ?452次閱讀
    FPGA<b class='flag-5'>時序</b>約束之設置時鐘組

    一文詳解Vivado時序約束

    Vivado的時序約束是保存在xdc文件中,添加或創(chuàng)建設計的工程源文件后,需要創(chuàng)建xdc文件設置時序約束。時序約束文件可以直接創(chuàng)建或添加已存在的約束文件,創(chuàng)建約束文件有兩種方式:Constraints Wizard和Edit T
    的頭像 發(fā)表于 03-24 09:44 ?3495次閱讀
    一文詳解Vivado<b class='flag-5'>時序</b>約束

    電源時序器3.0:數(shù)字化與網(wǎng)絡化的融合

    在技術飛速發(fā)展的今天,電源時序器已經(jīng)不再是簡單的排插、時序開關,而是成為了一個高度集成化、智能化的電源管理方案。隨著電源時序器的發(fā)展,我們見證了從1.0到3.0時代的演變,每一次的升級
    的頭像 發(fā)表于 12-20 09:32 ?629次閱讀
    電源<b class='flag-5'>時序</b>器3.0:<b class='flag-5'>數(shù)字</b>化與網(wǎng)絡化的融合

    高速ADC與FPGA的LVDS數(shù)據(jù)接口中避免時序誤差的設計考慮

    電子發(fā)燒友網(wǎng)站提供《高速ADC與FPGA的LVDS數(shù)據(jù)接口中避免時序誤差的設計考慮.pdf》資料免費下載
    發(fā)表于 10-15 09:50 ?6次下載
    高速<b class='flag-5'>ADC</b>與FPGA的LVDS數(shù)據(jù)<b class='flag-5'>接口</b>中避免<b class='flag-5'>時序</b>誤差的設計考慮

    雙電源電壓DSP的電源時序控制解決方案

    電子發(fā)燒友網(wǎng)站提供《雙電源電壓DSP的電源時序控制解決方案.pdf》資料免費下載
    發(fā)表于 10-11 11:33 ?1次下載
    雙電源電壓DSP的電源<b class='flag-5'>時序</b>控制<b class='flag-5'>解決方案</b>

    電源時序器跳閘的原因和解決方法

    電源時序器跳閘是一個常見的電氣問題,它可能由多種因素引起,包括電源電壓不穩(wěn)定、電路短路、過載電流以及時序器本身的故障等。下面將詳細分析電源時序器跳閘的原因及相應的解決方法。
    的頭像 發(fā)表于 09-29 16:28 ?2680次閱讀

    DDR4時序參數(shù)介紹

    DDR4(Double Data Rate 4)時序參數(shù)是描述DDR4內(nèi)存模塊在執(zhí)行讀寫操作時所需時間的一組關鍵參數(shù),它們直接影響到內(nèi)存的性能和穩(wěn)定性。以下是對DDR4時序參數(shù)的詳細解釋,涵蓋了主要的時序參數(shù)及其功能。
    的頭像 發(fā)表于 09-04 14:18 ?7286次閱讀

    鎖存器的基本輸出時序

    在深入探討鎖存器的輸出時序時,我們需要詳細分析鎖存器在不同控制信號下的行為表現(xiàn),特別是控制信號(如使能信號E)的電平變化如何影響數(shù)據(jù)輸入(D)到輸出(Q)的傳輸過程。以下是對鎖存器輸出時序的詳細描述,旨在全面覆蓋其工作原理和時序
    的頭像 發(fā)表于 08-30 10:43 ?1161次閱讀

    時序邏輯電路故障分析

    時序邏輯電路的主要故障分析是一個復雜而重要的課題,它涉及電路的穩(wěn)定性、可靠性以及整體性能。以下是對時序邏輯電路主要故障的全面分析,旨在幫助理解和解決這些故障。
    的頭像 發(fā)表于 08-29 11:13 ?1858次閱讀

    時序邏輯電路有記憶功能嗎

    時序邏輯電路確實具有記憶功能 。這一特性是時序邏輯電路與組合邏輯電路的本質區(qū)別之一。
    的頭像 發(fā)表于 08-29 10:31 ?1589次閱讀

    時序邏輯電路的功能表示方法有哪些

    時序邏輯電路是數(shù)字電路中的一種重要類型,其特點是電路的輸出不僅取決于當前的輸入,還取決于電路的狀態(tài)。時序邏輯電路廣泛應用于計算機、通信、控制等領域。 1. 引言 在數(shù)字電路設計中,
    的頭像 發(fā)表于 08-28 11:41 ?1483次閱讀

    時序邏輯會產(chǎn)生鎖存器嗎

    時序邏輯電路本身并不直接“產(chǎn)生”鎖存器,但鎖存器是時序邏輯電路中的重要組成部分。時序邏輯電路(Sequential Logic Circuits)與組合邏輯電路(Combinational
    的頭像 發(fā)表于 08-28 11:03 ?890次閱讀

    FPGA電源時序控制

    電子發(fā)燒友網(wǎng)站提供《FPGA電源時序控制.pdf》資料免費下載
    發(fā)表于 08-26 09:25 ?0次下載
    FPGA電源<b class='flag-5'>時序</b>控制

    深度解析FPGA中的時序約束

    建立時間和保持時間是FPGA時序約束中兩個最基本的概念,同樣在芯片電路時序分析中也存在。
    的頭像 發(fā)表于 08-06 11:40 ?1388次閱讀
    深度解析FPGA中的<b class='flag-5'>時序</b>約束

    時序邏輯電路包括什么器件組成

    時序邏輯電路是一種數(shù)字電路,它根據(jù)輸入信號和電路內(nèi)部狀態(tài)的變化產(chǎn)生輸出信號。時序邏輯電路廣泛應用于計算機、通信、控制等領域。 一、時序邏輯電路概述
    的頭像 發(fā)表于 07-30 15:02 ?2423次閱讀