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      3天內(nèi)不再提示

      在Trion上驅(qū)動PLL走pllin管腳

      XL FPGA技術(shù)交流 ? 來源：XL科技 ? 作者：XL科技 ? 2023-02-02 13:38 ? 次閱讀
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      之前在Trion上一直強(qiáng)調(diào)驅(qū)動PLL要走pllin管腳。但是如果在硬件設(shè)計之時沒有注意而把PLL輸入管腳放置在普通GPIO也不是完全沒有辦法。

      （1）如果放在了GCLK上，Connection Type設(shè)置成GCLK，PLL的時鐘源設(shè)置成Core；

      （2）如果放在了普通GPIO上，那Connection Type只能設(shè)置成Normal，同樣PLL的時鐘源設(shè)置成Core；不過會有警告信息clock_rule_undefined_name:No clock source defined(xxx)

      Trion驗證

      22a1ac72-a2b8-11ed-bfe3-dac502259ad0.png

      22bd22ae-a2b8-11ed-bfe3-dac502259ad0.png

      有警告信息clock_rule_undefined_name:No clock source defined(hdmi_pclk )但是不用管。照用不誤。

      22db9d2e-a2b8-11ed-bfe3-dac502259ad0.png

      22ff9e72-a2b8-11ed-bfe3-dac502259ad0.png

      231cfe54-a2b8-11ed-bfe3-dac502259ad0.png

      在鈦金上同樣可以這樣設(shè)置。

      把DDR_REF_CLK設(shè)置為normal。

      233442d0-a2b8-11ed-bfe3-dac502259ad0.png

      把PLL的參考修改成Core,并輸入時鐘名DDR_REF_CLK。

      235a439a-a2b8-11ed-bfe3-dac502259ad0.png

      有警告信息clock_rule_undefined_name :No clock source defined(DDR_REF_CLK),但是不用管。照用不誤。

      237d1d52-a2b8-11ed-bfe3-dac502259ad0.png

      方法二：通過clkmux驅(qū)動PLL

      2397fd0c-a2b8-11ed-bfe3-dac502259ad0.png

      23cc0458-a2b8-11ed-bfe3-dac502259ad0.png

      審核編輯：劉清

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
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      • pll
        pll
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      • GPIO
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      原文標(biāo)題：GPIO驅(qū)動PLL的

      文章出處：【微信號：gh_ea2445df5d2a，微信公眾號：FPGA及視頻處理】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

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