“過(guò)去我們往往只關(guān)注晶體管的大小，但隨著芯片微縮逐漸逼近極限，芯片的互連問(wèn)題已經(jīng)難以被忽略。自從IBM在20世紀(jì)90年代將銅互連引入雙大馬士革工藝以來(lái)，半導(dǎo)體行業(yè)一直在利用銅的高導(dǎo)電性、低電阻率和可靠互連的優(yōu)勢(shì)，但隨著技術(shù)節(jié)點(diǎn)不斷迭代，銅互連面臨著電遷移壽命差、無(wú)法消除襯墊等問(wèn)題。在轉(zhuǎn)向新材料的同時(shí)，業(yè)界也在向銅互連技術(shù)尋求更具成本優(yōu)勢(shì)的解決方案。本文介紹了一些提高銅互連優(yōu)勢(shì)的方法，以及突破銅互連的機(jī)遇，比如引入減法刻蝕等。

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隨著領(lǐng)先的芯片制造商繼續(xù)擴(kuò)大fin FET——很快納米片晶體管——到越來(lái)越緊的間距，最小的金屬線(xiàn)最終將無(wú)法使用銅及其襯墊和勢(shì)壘金屬。接下來(lái)會(huì)發(fā)生什么，什么時(shí)候發(fā)生，還有待確定。有多種選擇正在探索，每個(gè)都有自己的一套權(quán)衡。

自從IBM在20世紀(jì)90年代將大馬士革工藝引入銅互連以來(lái)，半導(dǎo)體行業(yè)一直在利用銅的高導(dǎo)電性、低電阻率和可靠的互連。但隨著電阻和電容的增加，RC延遲將繼續(xù)顯著影響器件的性能。

銅的替代品，如釕和鉬，可以集成使用雙鑲嵌。不過(guò)，它們可能更適合使用金屬蝕刻的減法方案，自從鋁互連的日子以來(lái)，金屬蝕刻還沒(méi)有在邏輯中廣泛使用。盡管如此，領(lǐng)先的設(shè)備制造商和設(shè)備公司都在尋求幾種有趣的途徑來(lái)獲得這些最低水平的銅。與此同時(shí)，工程師和研究團(tuán)隊(duì)正在進(jìn)一步擴(kuò)展銅線(xiàn)，這是迄今為止更實(shí)惠、更有吸引力的路線(xiàn)。

“在過(guò)去的25年里，雙大馬士革一直是，現(xiàn)在仍然是互聯(lián)網(wǎng)的支柱。但是我們看到，由于RC延遲原因，金屬圖案化可能變得相關(guān)，”imec研究員、納米互連項(xiàng)目主任Zsolt Tokei說(shuō)。Imec的計(jì)劃被稱(chēng)為半鑲嵌工藝，由于向減法工藝的過(guò)渡將是戲劇性的，它可能會(huì)逐步引入?！拔覀冋J(rèn)為，最初它將用于一個(gè)層，但后來(lái)這將傳播到幾個(gè)層。這與自對(duì)準(zhǔn)過(guò)孔相結(jié)合，也許還可以改變線(xiàn)的中間位置?！?/p>

與此同時(shí)，如果可能的話(huà)，系統(tǒng)性能驅(qū)動(dòng)程序使得將內(nèi)存設(shè)備移動(dòng)到生產(chǎn)線(xiàn)的后端成為一種吸引力。如果業(yè)界開(kāi)始引入具有較低熱預(yù)算的互連工藝，存儲(chǔ)器或其他設(shè)備集成等將變得可行。但首先，必須解決當(dāng)前的工程挑戰(zhàn)，擴(kuò)大銅和引入背面配電方案。

更多的里程從銅
在2nm邏輯節(jié)點(diǎn)，銅線(xiàn)和過(guò)孔通過(guò)創(chuàng)造性的手段被擴(kuò)展。一些最有吸引力的選項(xiàng)涉及限制阻擋層和襯里材料的電阻率影響，要么通過(guò)使這些薄膜更薄——從化學(xué)氣相沉積（CVD）到原子層沉積（ALD）——或消除它們，例如，沿著通孔和線(xiàn)路之間的垂直路徑。

TEL和Applied Materials都提供使用自組裝單層膜（SAMs）實(shí)現(xiàn)選擇性沉積的集成工藝。這些SAM使用CVD或旋涂薄膜，選擇性地沉積在金屬上，而不是電介質(zhì)上，以便鈷或釕襯里，或勢(shì)壘，如ALD Ta/TaN，粘附到所需的表面。

在IITC的一次演講中，TEL公司研發(fā)部門(mén)和JSR Micro的Yuki Kikuchi和同事們展示了與使用JSR的SAM抑制ALD TaN相關(guān)的電阻和銅體積的改善，甚至取代了銅阻擋金屬。[1]通過(guò)在通孔底部使用一種SAM（SAM_B），然后在低k上使用另一種材料（SAM_F），實(shí)現(xiàn)了對(duì)低k介質(zhì)（2.5）的最佳選擇性（見(jiàn)圖1）。該工序可以完全消除通孔側(cè)壁上的釕XXX？

圖1：氫預(yù)處理后，自組裝單分子層(SAM)在化學(xué)沉積預(yù)通孔填充過(guò)程中起屏障作用.資料來(lái)源：IITC 2022。

有趣的是，研究人員測(cè)試了預(yù)通孔填充工藝，其中在銅填充物下使用阻擋層（TaN），而是在化學(xué)沉積（ELD）后沉積。設(shè)備制造商正在對(duì)預(yù)填充過(guò)孔進(jìn)行更廣泛的測(cè)試，以降低電阻率，確?？煽啃?，并延長(zhǎng)銅流的生產(chǎn)率。

微小的過(guò)孔是互連鏈中最薄弱的環(huán)節(jié)。Imec和Applied Materials比較了釕、鎢和銅的過(guò)孔，以了解相對(duì)于使用鎢或釕的24nm過(guò)孔，通過(guò)消除銅中的底部Ta勢(shì)壘實(shí)現(xiàn)了哪些電阻收益。（見(jiàn)圖二）。[2]imec互連金屬化專(zhuān)家Marleen van der Veen表示：“關(guān)鍵的工藝步驟是在對(duì)通孔底部的裸露銅進(jìn)行原位界面工程之后，僅在電介質(zhì)上進(jìn)行選擇性ALD TaN勢(shì)壘沉積?！痹搱F(tuán)隊(duì)確定，通過(guò)消除屏障，通孔電阻降低了20%。在更小的尺寸，減少會(huì)更大。

圖二：?jiǎn)瓮纂娮璞容^雙鑲嵌銅參考選擇性勢(shì)壘銅，無(wú)勢(shì)壘雙鑲嵌釕和鎢/銅混合顯示消除在過(guò)孔底部的勢(shì)壘20%的好處。資料來(lái)源：2022年印度國(guó)際貿(mào)易理事會(huì)

拐點(diǎn)：引入減蝕
在2nm節(jié)點(diǎn)之后的某個(gè)時(shí)間，該行業(yè)可能會(huì)從雙金屬鑲嵌轉(zhuǎn)變?yōu)橐环N形式的減法金屬化。這是一個(gè)巨大的變化，不能掉以輕心。

Imec的減法金屬化版本被稱(chēng)為半鑲嵌，因?yàn)樗鼜臏喜鄣慕殡娢g刻開(kāi)始，類(lèi)似于雙鑲嵌?！斑@是非常大的一步，因?yàn)檫@是一個(gè)新的模塊，它有風(fēng)險(xiǎn)，”imec的Tokei說(shuō)?！叭缓?，長(zhǎng)寬比可以逐漸增加，并且在某個(gè)點(diǎn)可以加入空氣間隙?！?該工藝使用介電化學(xué)機(jī)械拋光步驟，這是類(lèi)似于在淺溝槽隔離（SunTrust Banks）步驟進(jìn)行的介電化學(xué)機(jī)械拋光。

最有可能的是，Tokei預(yù)計(jì)將用釕進(jìn)行四代左右的半鑲嵌加工。在此之后，二元或三次金屬合金可能會(huì)發(fā)揮作用。他說(shuō)：“根據(jù)電阻率和其他一些因素，我們已經(jīng)確定了幾個(gè)優(yōu)秀的人選，但這是非常早期的研發(fā)工作?！薄拔覀冇写蠹s六年的時(shí)間來(lái)真正把它縮小到最好的候選人身上?！?/p>

在半鑲嵌，過(guò)孔的圖案首先在介電堆棧，其次是釕沉積，這over fill的功能。然后，該金屬層被掩模和蝕刻以形成垂直于通孔的線(xiàn)層。在金屬圖案化之后，線(xiàn)可以用電介質(zhì)填充或用于在局部層處形成部分氣隙。根據(jù)I MEC模擬，此工藝具有與雙鑲嵌工藝相當(dāng)?shù)某杀尽?/p>

那么銅互連的規(guī)模有多大呢？在與釕的直接比較中，最近的一項(xiàng)研究確定了從銅到釕在電阻率方面的交叉點(diǎn)為略低于300nm2，約17 x 17nm。（見(jiàn)圖三）。

有不同的制造空氣間隙的方法，包括部分間隙填充或使用犧牲材料。然而，Tokei指出，在相同尺寸的特征上，在硅片上實(shí)現(xiàn)一致的氣隙深度是一個(gè)行業(yè)挑戰(zhàn)。他強(qiáng)調(diào)，氣隙的形成不應(yīng)需要額外的掩模層，而應(yīng)作為加工的一部分形成。此外，必須特別注意散熱，因?yàn)榭諝馐橇淤|(zhì)導(dǎo)體。

圖三：釕的電阻率低于銅的電阻率，低于300nm2。資料來(lái)源：VLSI 2022

過(guò)渡到減法金屬化有根本的優(yōu)勢(shì)，包括沒(méi)有由于CMP和蝕刻造成的介電損傷，能夠達(dá)到更高的縱橫比線(xiàn)（降低電阻），以及潛在的更簡(jiǎn)單的工藝。然而，更多的負(fù)擔(dān)被放置在蝕刻工藝，特別是當(dāng)CD移動(dòng)到10納米金屬間距。

Lam Research和imec探索了一些與氧基釕蝕刻化學(xué)品相關(guān)的挑戰(zhàn)。[3]通常，釕是通過(guò)濺射（物理氣相沉積，或PVD）沉積，然后退火約400°C，以達(dá)到最低的電阻率。在Si3N4/TiN硬掩模（心軸）中的間隔物圖案用于形成緊密的尺寸，從中蝕刻大于3縱橫比釕線(xiàn)。一個(gè)關(guān)鍵的挑戰(zhàn)涉及硬掩模側(cè)壁上的氧化層的生長(zhǎng)，這顯著縮小溝槽。先進(jìn)的清洗步驟和原位等離子清洗，以消除殘留物和限制TiN咬邊。

用于在Cl2/O2中進(jìn)行鉬蝕刻，Lam和imec確定的主要問(wèn)題是側(cè)壁鈍化和金屬氧化不足。該團(tuán)隊(duì)能夠通過(guò)在部分鉬蝕刻后沉積薄氧化物來(lái)解決這一問(wèn)題，他們指出，由于金屬的氧化潛力，封裝可能是必要的。

imec的Tokei說(shuō)：“根據(jù)數(shù)據(jù)，我們?cè)卺懮先〉玫倪M(jìn)展要比在鉬上取得的進(jìn)展要大?！薄芭c鉬的關(guān)注之一是氧化，這使得它更適合于一種鑲嵌類(lèi)型的方法。這是非常有趣的中間線(xiàn)，它是一種廉價(jià)的金屬。”

過(guò)程建模在幫助建立設(shè)計(jì)規(guī)則、評(píng)估過(guò)程窗口和斜坡產(chǎn)量方面起著關(guān)鍵作用?！疤摂M制造是對(duì)工藝和工藝流程的一步一步的行為描述，與關(guān)鍵的設(shè)計(jì)信息相結(jié)合，以創(chuàng)建硅片中發(fā)生的事情的硅精確三維模型，”Lam負(fù)責(zé)計(jì)算產(chǎn)品的副總裁戴維·弗里德（David Fried）說(shuō)。

例如，來(lái)自L(fǎng)am的Coventor部門(mén)的SEMulator 3D平臺(tái)被用來(lái)評(píng)估imec的半鑲嵌流與工藝助推器如何影響14nm和16nm（1.5nm節(jié)點(diǎn)）的金屬間距的新掩膜集上的RC性能。[4]性能助推器，包括完全自對(duì)準(zhǔn)圖案，高AR金屬線(xiàn)，和空氣間隙進(jìn)行了建模和確認(rèn)。在其他研究結(jié)果中，模擬器比較了不同的過(guò)孔自對(duì)準(zhǔn)方法，以確定哪種方法在10nm和7nm節(jié)點(diǎn)上實(shí)現(xiàn)了最寬的覆蓋公差。

“因?yàn)檫@些模型必須是硅精確的，我們花了大量的時(shí)間在校準(zhǔn)技術(shù)上，”Fried說(shuō)?！霸谖覀兊幕鶞?zhǔn)流程模型中，我們使用機(jī)器學(xué)習(xí)技術(shù)對(duì)流程模型進(jìn)行多變量非線(xiàn)性?xún)?yōu)化，從而創(chuàng)建該流程的可視化表示。當(dāng)它校準(zhǔn)到過(guò)程空間中的多個(gè)點(diǎn)時(shí)，它就可以預(yù)測(cè)過(guò)程窗口的其余部分?！?/p>

綁在背后的力量
背面功率傳遞(BPD)是一種創(chuàng)新的方法，從晶片背面向晶體管輸送功率，使前端互連線(xiàn)只傳送信號(hào)。這緩解了擁塞，領(lǐng)先的芯片制造商將在2NM節(jié)點(diǎn)上實(shí)現(xiàn)它。LAM Research高級(jí)工程總監(jiān)湯姆·蒙齊爾(Tom Mountsier)表示：“利用晶片背面進(jìn)行配電，有效地增加了模具的功能區(qū)，而不增加其足跡。”

“背面電源集成的最大挑戰(zhàn)之一是在連接芯片的正面和背面的電氣。這就是TSV的作用”他指出，芯片制造商正在評(píng)估不同的集成方案。所有的選擇涉及蝕刻和金屬填充。

最具挑戰(zhàn)性的方案涉及直接背面接觸源epi。他說(shuō)：“市場(chǎng)前景將是小而高的縱橫比?！彼f(shuō)：“你也需要與epi進(jìn)行低電阻接觸，就像前端的源/排水接觸一樣?！币虼?，鎢填充，或可能的鉬，將是可能的選擇。實(shí)施將需要時(shí)間，因?yàn)樾枰罅康募商魬?zhàn)，例如將背面接觸對(duì)準(zhǔn)前端epi，以及在降低溫度(400°C或更低)時(shí)使金屬與epi之間進(jìn)行歐姆接觸?！?/p>

Lam的高級(jí)半導(dǎo)體工藝工程師Assawer Soussou總結(jié)道：“背面供電以工藝復(fù)雜性為代價(jià)實(shí)現(xiàn)了技術(shù)優(yōu)勢(shì)?！?/p>

電力輸送也已成為一個(gè)熱門(mén)話(huà)題，在包裝方面的業(yè)務(wù)?！白罱?，人們對(duì)光子學(xué)很感興趣，尤其是共同封裝的光學(xué)，”日月光銷(xiāo)售與市場(chǎng)高級(jí)副總裁尹昌說(shuō)?！斑@極大地增加了數(shù)據(jù)傳輸?shù)膸?。很多公司都達(dá)到了他們可以通過(guò)基板攜帶多少帶寬的限制，如果你不能滿(mǎn)足這些要求，那么光子學(xué)真的是唯一的選擇。所以基板真的變成了一個(gè)能量輸送系統(tǒng)。”

結(jié)論
今天，雙大馬士革銅互聯(lián)被伸到20納米間距，但是一種與釕或其他替代金屬有關(guān)的減法方案的根本改變即將到來(lái)。在電阻率方面，釕變得有吸引力，因?yàn)樗奶卣飨陆档?7×17nm以下，這是領(lǐng)先的器件制造商正在接近的。公司可以利用無(wú)障礙通過(guò)底部獲得額外的收益，同時(shí)為一個(gè)偉大的過(guò)渡做準(zhǔn)備。

審核編輯 ：李倩