D 觸發(fā)器

D 觸發(fā)器符號D觸發(fā)器被廣泛使用。它也被稱為“data”或“delay”觸發(fā)器。

D 觸發(fā)器在時鐘周期的特定部分（例如時鐘的上升沿）捕獲 D 輸入的值。捕獲的值成為 Q 輸出。在其他時候，輸出 Q 不會改變。D觸發(fā)器可以看作是一個存儲單元、一個零階保持器或一條延遲線。

D 觸發(fā)器真值表

（X表示無關(guān)條件，表示信號無關(guān)）

IC 中的大多數(shù) D 型觸發(fā)器都具有強制 set 或者 reset狀態(tài)（忽略 D 和時鐘輸入）的能力，就像 SR 觸發(fā)器一樣。通常，非法 S = R = 1 條件在 D 型觸發(fā)器中得到解決。設(shè)置 S = R = 0 使觸發(fā)器的行為如上所述。以下是其他可能的 S 和 R 配置的真值表：

4 位串行輸入并行輸出 (SIPO) 移位寄存器這些觸發(fā)器非常有用，因為它們構(gòu)成了移位寄存器的基礎(chǔ)，而移位寄存器是許多電子設(shè)備的重要組成部分。D觸發(fā)器相對于D型“透明鎖存器”的優(yōu)勢在于D輸入引腳上的信號在觸發(fā)器被計時的那一刻被捕獲，并且D輸入上的后續(xù)變化將被忽略，直到下一個時鐘事件。一個例外是一些觸發(fā)器有一個“復(fù)位”信號輸入，它會將 Q 復(fù)位（為零），并且可能與時鐘異步或同步。

上述電路將寄存器的內(nèi)容向右移動，在時鐘的每個有效轉(zhuǎn)換上移動一位。輸入 X 被移到最左邊的位位置。

經(jīng)典的正邊沿觸發(fā) D 觸發(fā)器

幾種不同類型的邊沿觸發(fā) D 觸發(fā)器

一個上升沿觸發(fā)的 D 觸發(fā)器

一個上升沿觸發(fā)的 D 觸發(fā)器## 主從邊沿觸發(fā) D 觸發(fā)器

主從 D 觸發(fā)器。它在使能輸入的下降沿響應(yīng)（通常是時鐘）

在時鐘上升沿觸發(fā)的主從 D 觸發(fā)器的實現(xiàn)通過串聯(lián)兩個門控 D 鎖存器并將使能輸入反相到其中一個來創(chuàng)建主從 D 觸發(fā)器。之所以稱為主從鎖存器，是因為主鎖存器控制從鎖存器的輸出值 Q 并在從鎖存器啟用時強制從鎖存器保持其值，因為從鎖存器總是從主鎖存器復(fù)制其新值并更改其值僅響應(yīng)主鎖存器和時鐘信號值的變化。

對于上升沿觸發(fā)的主從 D 觸發(fā)器，當(dāng)時鐘信號為低電平（邏輯 0）時，第一個或“主”D 鎖存器（反相時鐘信號）看到的“使能”為高電平（邏輯 1） . 這允許“主”鎖存器在時鐘信號從低電平轉(zhuǎn)換為高電平時存儲輸入值。隨著時鐘信號變高（0 到 1），第一個鎖存器的反相“啟用”變低（1 到 0），并且在主鎖存器的輸入處看到的值被“鎖定”。幾乎同時，第二個或“從”D 鎖存器的兩次反相“啟用”隨著時鐘信號從低電平變?yōu)楦唠娖剑? 到 1）。這允許現(xiàn)在“鎖定”的主鎖存器在時鐘上升沿捕獲的信號通過“從屬”鎖存器。

移除電路中最左邊的反相器會創(chuàng)建一個 D 型觸發(fā)器，該觸發(fā)器在時鐘信號的下降沿觸發(fā)。這有一個像這樣的真值表：

雙沿觸發(fā) D 觸發(fā)器

雙邊沿觸發(fā) D 觸發(fā)器的實現(xiàn)在時鐘的上升沿和下降沿讀入新值的觸發(fā)器稱為雙邊沿觸發(fā)觸發(fā)器。如圖所示，可以使用兩個單邊觸發(fā) D 型觸發(fā)器和一個多路復(fù)用器來構(gòu)建這種觸發(fā)器。

雙邊沿觸發(fā) D 觸發(fā)器的電路符號## 邊沿觸發(fā)的動態(tài) D 存儲元件

具有復(fù)位功能的動態(tài)邊沿觸發(fā)觸發(fā)器的 CMOS IC 實現(xiàn)只要時鐘足夠頻繁，就可以使用動態(tài)電路（其中信息存儲在電容中）來制作 D 觸發(fā)器的有效功能替代方案；雖然不是真正的觸發(fā)器，但由于其功能作用，它仍然被稱為觸發(fā)器。雖然主從 D 元件在時鐘邊沿觸發(fā)，但其組件均由時鐘電平觸發(fā)。所謂的“邊沿觸發(fā) D 觸發(fā)器”，盡管它不是真正的觸發(fā)器，但它不具有主從屬性。

邊沿觸發(fā)的 D 觸發(fā)器通常在使用動態(tài)邏輯的集成高速操作中實現(xiàn)。這意味著數(shù)字輸出存儲在寄生器件電容上，而器件不轉(zhuǎn)換。這種動態(tài)觸發(fā)器的設(shè)計還可以實現(xiàn)簡單的復(fù)位，因為復(fù)位操作可以通過簡單地對一個或多個內(nèi)部節(jié)點進行放電來執(zhí)行。一種常見的動態(tài)觸發(fā)器種類是真正的單相時鐘 (TSPC) 類型，它以低功率和高速執(zhí)行觸發(fā)器操作。然而，動態(tài)觸發(fā)器通常不會在靜態(tài)或低時鐘速度下工作：如果有足夠的時間，泄漏路徑可能會使寄生電容放電到足以導(dǎo)致觸發(fā)器進入無效狀態(tài)的程度。

T 觸發(fā)器

T型觸發(fā)器的電路符號如果 T 輸入為高電平，則只要時鐘輸入被選通，T 觸發(fā)器就會改變狀態(tài)（“toggles”） 。如果 T 輸入為低電平，則觸發(fā)器保持先前的值。這種行為由特征方程描述：

并且可以用真值表來描述：

T觸發(fā)器真值表

當(dāng) T 保持高電平時，觸發(fā)觸發(fā)器將時鐘頻率除以 2；也就是說，如果時鐘頻率為 4 MHz，則從觸發(fā)器獲得的輸出頻率將為 2 MHz。這種“除法”功能適用于各種類型的數(shù)字計數(shù)器。AT 觸發(fā)器也可以使用 JK 觸發(fā)器（J 和 K 引腳連接在一起并充當(dāng) T）或 D 觸發(fā)器（T 輸入 XOR Q驅(qū)動 D 輸入）構(gòu)建。

JK 觸發(fā)器

正沿觸發(fā) JK 觸發(fā)器的電路符號

JK觸發(fā)器時序圖JK 觸發(fā)器通過將 J = K = 1 條件解釋為“翻轉(zhuǎn)”或切換命令來增強 SR 觸發(fā)器的行為（J: Set, K: Reset）。具體來說，J=1，K=0的組合是設(shè)置觸發(fā)器的命令；J = 0，K = 1的組合是復(fù)位觸發(fā)器的命令；J = K = 1 的組合是觸發(fā)觸發(fā)器的命令，即將其輸出更改為其當(dāng)前值的邏輯補碼。設(shè)置 J = K = 0 保持當(dāng)前狀態(tài)。要合成 D 觸發(fā)器，只需設(shè)置 K 等于 J 的補碼（輸入 J 將充當(dāng)輸入 D）。類似地，要合成一個 T 觸發(fā)器，設(shè)置 K 等于 J。因此 JK 觸發(fā)器是通用觸發(fā)器，因為它可以配置為 SR 觸發(fā)器、D 觸發(fā)器或T觸發(fā)器。

JK觸發(fā)器的特征方程為：

對應(yīng)的真值表為：

JK觸發(fā)器真值表

時序

時序參數(shù)

觸發(fā)器設(shè)置、保持和時鐘到輸出時序參數(shù)輸入必須在時鐘上升沿附近的一段時間內(nèi)保持穩(wěn)定，稱為孔徑。想象一下在睡蓮上拍一張青蛙的照片。假設(shè)青蛙之后跳入水中。如果你拍青蛙跳入水中的照片，你會看到青蛙跳入水中的模糊照片——不清楚青蛙處于哪種狀態(tài)。但如果你在青蛙穩(wěn)穩(wěn)地坐著的時候拍照在墊子上（或穩(wěn)定地在水中），您將獲得清晰的圖像。同樣，觸發(fā)器的輸入必須在觸發(fā)器的孔徑期間保持穩(wěn)定。

建立時間是在時鐘事件之前數(shù)據(jù)輸入應(yīng)保持穩(wěn)定的最短時間，以便時鐘可靠地采樣數(shù)據(jù)。

保持時間是時鐘事件后數(shù)據(jù)輸入應(yīng)保持穩(wěn)定的最短時間，以便時鐘可靠地采樣數(shù)據(jù)。

孔徑是建立時間和保持時間的總和。在此期間，數(shù)據(jù)輸入應(yīng)保持穩(wěn)定。

恢復(fù)時間是在時鐘事件之前異步置位或復(fù)位輸入應(yīng)處于非活動狀態(tài)的最短時間，以便時鐘可靠地采樣數(shù)據(jù)。因此，異步置位或復(fù)位輸入的恢復(fù)時間類似于數(shù)據(jù)輸入的建立時間。

移除時間是在時鐘事件之后異步置位或復(fù)位輸入應(yīng)處于非活動狀態(tài)的最短時間，以便時鐘可靠地采樣數(shù)據(jù)。因此，異步置位或復(fù)位輸入的移除時間類似于數(shù)據(jù)輸入的保持時間。

應(yīng)用于異步輸入（設(shè)置、復(fù)位）的短脈沖不應(yīng)在恢復(fù)移除期間完全應(yīng)用，否則將完全無法確定觸發(fā)器是否將轉(zhuǎn)換到適當(dāng)?shù)臓顟B(tài)。在另一種情況下，異步信號只是在恢復(fù)/移除時間之間進行一次轉(zhuǎn)換，最終觸發(fā)器將轉(zhuǎn)換到適當(dāng)?shù)臓顟B(tài)，但輸出上可能會或可能不會出現(xiàn)非常短的毛刺，具體取決于在同步輸入信號上。第二種情況可能對電路設(shè)計有重要意義，也可能沒有意義。

設(shè)置和復(fù)位（和其他）信號可以是同步的或異步的，因此可以用建立/保持或恢復(fù)/移除時間來表征，并且同步性非常依賴于觸發(fā)器的設(shè)計。

在驗證較大電路的時序時，通常需要區(qū)分建立/保持時間和恢復(fù)/移除時間，因為可能會發(fā)現(xiàn)異步信號不如同步信號重要。這種差異化使電路設(shè)計人員能夠獨立定義這些類型的信號的驗證條件。

亞穩(wěn)態(tài)

觸發(fā)器存在稱為亞穩(wěn)態(tài)的問題，當(dāng)兩個輸入（例如數(shù)據(jù)和時鐘或時鐘和復(fù)位）幾乎同時發(fā)生變化時，就會發(fā)生這種情況。當(dāng)順序不明確時，在適當(dāng)?shù)臅r序限制內(nèi)，結(jié)果是輸出可能會出現(xiàn)不可預(yù)測的行為，需要比正常時間長很多倍的時間才能穩(wěn)定到一種狀態(tài)或另一種狀態(tài)，甚至在穩(wěn)定之前振蕩幾次。理論上，安定下來的時間是沒有限制的。在電腦里系統(tǒng)，如果在另一個電路使用它的值之前狀態(tài)不穩(wěn)定，這種亞穩(wěn)態(tài)會導(dǎo)致數(shù)據(jù)損壞或程序崩潰；特別是，如果兩條不同的邏輯路徑使用觸發(fā)器的輸出，當(dāng)它尚未解析為穩(wěn)定狀態(tài)時，一條路徑可以將其解釋為 0，而另一條路徑可以將其解釋為 1，從而使機器進入不一致的狀態(tài)。

通過確保數(shù)據(jù)和控制輸入在時鐘脈沖之前和之后的指定時段（分別稱為建立時間(t su ) 和保持時間(th h )）保持有效和恒定，可以避免觸發(fā)器中的亞穩(wěn)態(tài)。這些時間在設(shè)備的數(shù)據(jù)表中指定，現(xiàn)代設(shè)備通常在幾納秒到幾百皮秒之間。根據(jù)觸發(fā)器的內(nèi)部組織，可以構(gòu)建具有零（甚至負）設(shè)置或保持時間要求但不能同時具有兩者的設(shè)備。

不幸的是，并不總是能夠滿足建立和保持標(biāo)準，因為觸發(fā)器可能連接到一個實時信號，該信號可能隨時變化，不受設(shè)計人員的控制。在這種情況下，設(shè)計人員能做的最好的事情就是根據(jù)電路所需的可靠性將出錯的概率降低到一定水平。抑制亞穩(wěn)態(tài)的一種技術(shù)是將兩個或多個觸發(fā)器連接成一個鏈，以便每個觸發(fā)器的輸出饋入下一個觸發(fā)器的數(shù)據(jù)輸入，并且所有設(shè)備共享一個公共時鐘。使用這種方法，亞穩(wěn)態(tài)事件的概率可以降低到可以忽略不計的值，但絕不會為零。隨著串聯(lián)觸發(fā)器數(shù)量的增加，亞穩(wěn)態(tài)的概率越來越接近于零。級聯(lián)的觸發(fā)器數(shù)量稱為“ranking”；“dual-ranked”觸發(fā)器（兩個觸發(fā)器串聯(lián)）是一種常見的情況。

所謂的metastable-hardened觸發(fā)器是可用的，它通過盡可能減少建立和保持時間來工作，但即使這些也不能完全消除問題。這是因為亞穩(wěn)態(tài)不僅僅是電路設(shè)計的問題。當(dāng)時鐘和數(shù)據(jù)中的轉(zhuǎn)換在時間上接近時，觸發(fā)器被迫決定哪個事件首先發(fā)生。無論設(shè)備制造得有多快，輸入事件總是有可能靠得太近，以至于無法檢測到哪個事件先發(fā)生。因此，從邏輯上講，構(gòu)建一個完美的亞穩(wěn)態(tài)觸發(fā)器是不可能的。觸發(fā)器有時以最大穩(wěn)定時間為特征（它們在指定條件下保持亞穩(wěn)態(tài)的最長時間）。

傳播延遲

觸發(fā)器的另一個重要時序值是時鐘到輸出延遲（數(shù)據(jù)手冊中的常用符號：t_CO）或傳播延遲(t_P )，即觸發(fā)器在時鐘邊沿。從高到低的轉(zhuǎn)換時間（t_PHL）有時與從低到高的轉(zhuǎn)換時間（t_PLH）不同。

當(dāng)級聯(lián)共享相同時鐘的觸發(fā)器時（如在移位寄存器中），重要的是要確保前一個觸發(fā)器的 t_CO長于后一個觸發(fā)器的保持時間 (t_h )，因此，出現(xiàn)在后續(xù)觸發(fā)器輸入端的數(shù)據(jù)會在時鐘的有效沿之后正確“移入”。如果觸發(fā)器物理上相同，則通?？梢员ＷCt_CO和 t_h之間的這種關(guān)系。此外，為了正確操作，很容易驗證時鐘周期必須大于總和 t_su + t_h。

總結(jié)

觸發(fā)器至少可以通過兩種方式進行概括：使它們成為 1-of-N 而不是 1-of-2，以及使它們適應(yīng)具有兩個以上狀態(tài)的邏輯。在 1-of-3 編碼或多值三進制邏輯的特殊情況下，這種元件可以稱為觸發(fā)器。

在傳統(tǒng)的觸發(fā)器中，恰好兩個互補輸出中的一個為高電平。這可以推廣到具有 N 個輸出的存儲元件，其中恰好一個為高（或者，恰好其中一個為低）。因此，輸出始終是one-hot（分別是 one-cold）表示。結(jié)構(gòu)類似于傳統(tǒng)的交叉耦合觸發(fā)器；每個輸出，當(dāng)高，抑制所有其他輸出?；蛘撸梢允褂没蚨嗷蛏俚膫鹘y(tǒng)觸發(fā)器，每個輸出一個，并帶有額外的電路，以確保一次只有一個是真實的。

傳統(tǒng)觸發(fā)器的另一種概括是用于多值邏輯的存儲元件。在這種情況下，存儲元件恰好保留其中一種邏輯狀態(tài)，直到控制輸入引起變化。此外，還可以使用多值時鐘，從而產(chǎn)生新的可能的時鐘轉(zhuǎn)換。