您是否擔心 RTL 設計中的延遲？

您的設計是否有效并經(jīng)過優(yōu)化？

AMD Vitis HLS 可幫助您解決這些問題。

通過 Vitis HLS，您可將 C/C++ 函數(shù)綜合到 RTL 中，從而輕松創(chuàng)建復雜設計算法。

AMD Vitis HLS 工具允許用戶通過將 C/C++ 函數(shù)綜合成 RTL，輕松創(chuàng)建復雜的 FPGA 算法。Vitis HLS 工具與 Vivado Design Suite（用于綜合、布置和布線）及 Vitis 統(tǒng)一軟件平臺（用于所有異構系統(tǒng)設計和應用）高度集成。

使用 Vitis HLS 流程，用戶可針對 C 代碼應用指令，創(chuàng)建專門用于所需實現(xiàn)方案的 RTL。

不僅可從 C 語言源代碼創(chuàng)建多個設計架構，而且還可啟用用于高質量 Correct-by-Construction RTL 的路徑。

C 語言仿真可用于驗證設計，支持比基于 RTL 的傳統(tǒng)仿真更快的迭代。

Vitis HLS 工具具有一系列豐富的分析及調試工具，其可促進設計優(yōu)化。

全新推出的Vitis HLS資源，具有以下特點：

較之傳統(tǒng)的 RTL，Vitis HLS 可實現(xiàn)更快的設計驗證和更高效的迭代

通過 Vitis HLS，開發(fā)者可使用 C/C++ 代碼中的自動 pragma 推理、流水線循環(huán)和函數(shù)等高級功能來滿足系統(tǒng)性能要求

審核編輯 ：李倩