今年3月，Allegro 和 Sigrity 軟件最新發(fā)布了一系列的產(chǎn)品更新（SPB17.4 QIR4 release）。接下來，我們將陸續(xù)介紹各個(gè)產(chǎn)品更新亮點(diǎn)。通過實(shí)例講解、視頻演示讓您深入了解AllegroPCB Editor、AllegroSystem Capture、AllegroPackage Designer Plus、SigrityAurora、Sigrity SystemSI、Sigrity SystemPI等產(chǎn)品的新功能及用法，助力您提升設(shè)計(jì)質(zhì)量和設(shè)計(jì)效率。

Allegro

PCB Editor

PCB 設(shè)計(jì)亮點(diǎn)

動(dòng)態(tài)背鉆：背鉆信息跟隨設(shè)計(jì)，實(shí)時(shí)更新。設(shè)計(jì)調(diào)整后，無需手動(dòng)更新背鉆信息。

微孔檢查：設(shè)定激光孔相關(guān)的設(shè)計(jì)規(guī)則，確保HDI設(shè)計(jì)高質(zhì)量交付。

參數(shù)化高速結(jié)構(gòu)：

無需繁瑣選擇高速結(jié)構(gòu)要素，輸入?yún)?shù)即可生成所需高速結(jié)構(gòu)；

在設(shè)計(jì)中，像使用過孔一樣使用高速結(jié)構(gòu)（替換、在Constraint Manager中設(shè)定）。

3D Canvas：讓設(shè)計(jì)者看到PCB實(shí)體，眼前展示的是組裝完成的PCB。

DFM/DFA設(shè)計(jì)：不同區(qū)域設(shè)置不同的DFM/DFA規(guī)則。

Allegro Constraint Compiler：將設(shè)計(jì)指南轉(zhuǎn)換為設(shè)計(jì)規(guī)則，實(shí)現(xiàn)規(guī)則同源，幫助設(shè)計(jì)者快速準(zhǔn)確復(fù)用規(guī)則。

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Allegro

System Capture

原理圖

設(shè)計(jì)亮點(diǎn)

Symbol 設(shè)計(jì)更高效：實(shí)現(xiàn)跨section的操作；支持文檔類symbol、異構(gòu)部件創(chuàng)建。

原理圖設(shè)計(jì)性能：同一層次下的Block順序可調(diào)；不同section之間Pin順序可調(diào)。

設(shè)計(jì)完整性檢查：基于設(shè)計(jì)規(guī)則，可Waive DRC；用戶自定義類別和規(guī)則；可增加DRC注釋。

設(shè)計(jì)流程更暢通：Block內(nèi)變量重用；關(guān)聯(lián)Block和變量，以利于Block更新；可生成層次BOM。

PSpice集成：PSpice 仿真模擬設(shè)計(jì)；運(yùn)行 PSpice 高級(jí)分析以優(yōu)化電路,估算良率。

AWR-RF集成：用Allegro庫設(shè)計(jì)MWO的射頻電路；直接用供應(yīng)商提供的部件進(jìn)行設(shè)計(jì)；RFIP無縫導(dǎo)入PCB制造庫。

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AllegroPackage

Designer Plus

封裝 設(shè)計(jì)亮點(diǎn)

焊盤編輯更靈活：多孔焊盤創(chuàng)建、焊盤隔離設(shè)置等功能，幫助用戶更高效地建立想要的焊盤形式。

實(shí)時(shí)DFM：Package to Package區(qū)域規(guī)則，同名網(wǎng)絡(luò)過孔檢查，更詳細(xì)DFM規(guī)則設(shè)置保證設(shè)計(jì)滿足制造要求。

參數(shù)化高速結(jié)構(gòu)：高速差分結(jié)構(gòu)參數(shù)化創(chuàng)建，全新自動(dòng)化框選替換操作，提升設(shè)計(jì)效率。

硅基供電網(wǎng)絡(luò)參數(shù)化設(shè)計(jì)：針對(duì)硅基設(shè)計(jì)，參數(shù)化創(chuàng)建IC風(fēng)格電源網(wǎng)絡(luò)、過孔陣列以及電源平面，保證供電和接地充足。

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Sigrity

Aurora

互連建模 仿真亮點(diǎn)

支持對(duì)未布線網(wǎng)絡(luò)的拓?fù)涮崛〖敖＃?/strong>支持布線前按照預(yù)拉線曼哈頓長(zhǎng)度拓?fù)涮崛?，并進(jìn)行信號(hào)互連搭建，進(jìn)行信號(hào)完整性仿真分析。

支持Clarity3D Solver和Sigrity PowerSI引擎直接集成：在Aurora環(huán)境中，可以通過選擇需要提取的網(wǎng)絡(luò)調(diào)用Clarity 3D Solver和Sigrity PowerSI引擎進(jìn)行S參數(shù)的仿真建模。

IR Drop直流電壓降仿真支持自動(dòng)剪切功能：自動(dòng)剪切功能，可以加快仿真的速度，針對(duì)大型PCB的區(qū)域分析及部分電路仿真提升仿真的速度。

新增生成同軸電纜和雙絞線電纜的模型：生成同軸電纜和雙絞線建模，支持框架及參數(shù)建模和自定義參數(shù)建模的辦法，通過修改編輯支持直接進(jìn)行信號(hào)互連拓?fù)浼靶盘?hào)互連仿真。

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Sigrity

SystemSI

系統(tǒng)信號(hào) 仿真亮點(diǎn)

新增支持MIPI-C PHY仿真及標(biāo)準(zhǔn)合規(guī)包檢查：支持MIPI-C仿真與合規(guī)檢查分析，支持信號(hào)鏈路拓?fù)浠ミB及仿真，能自動(dòng)生成合規(guī)性分析報(bào)告，眼圖和誤碼率，抖動(dòng)結(jié)果。

新增支持GDDR6 接口及JEDEC協(xié)議自動(dòng)化分析：能夠在仿真接口中直接調(diào)用GDDR6的接口標(biāo)準(zhǔn)，進(jìn)行仿真結(jié)果的合規(guī)性分析檢查，并支持按照J(rèn)EDEC協(xié)議自動(dòng)化分析來輸出合規(guī)性的檢查分析報(bào)告。

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Sigrity

SystemPI

系統(tǒng)電源 仿真亮點(diǎn)

加強(qiáng)支持假設(shè)分析：允許在Sigrity OptimizePIdecap庫中自動(dòng)尋找合適的元件進(jìn)行掃描分析，以求出最佳的結(jié)果，支持時(shí)域和頻域的范圍內(nèi)掃描結(jié)果優(yōu)化

加強(qiáng)PWL生成功能：支持增強(qiáng)功能，低通，高通，帶通，帶阻濾波器，增加了隨機(jī)掃描的噪聲，允許設(shè)置波形的時(shí)間及時(shí)間步長(zhǎng)和停止時(shí)間。