本期開發(fā)筆記詳細(xì)為大家介紹基于HPM6750微控制器的硬件電路設(shè)計(jì)，可以有效提高硬件設(shè)計(jì)成功率和成熟度，想了解的 “攻城獅“們趕緊上車~

01

簡介

本文檔的目的是幫助硬件工程師設(shè)計(jì)和測(cè)試基于HPM6750微控制器的硬件電路設(shè)計(jì)。它提供了關(guān)于電路板布局建議和設(shè)計(jì)清單。

本硬件指南適用于HPM6700/6400系列芯片。同時(shí)，可參考對(duì)應(yīng)芯片的數(shù)據(jù)表、參考手冊(cè)、以及應(yīng)用手冊(cè)。

02

電源配置

2.1電源系統(tǒng)

該系列芯片供電是通過對(duì)DCDC_IN 和VPMC 腳輸入3.0-3.6V單一電源, 并通過內(nèi)置的電壓調(diào)節(jié)器提供系統(tǒng)所需的VDD_SOC, VDD_PMCCAP, VDD_OTPCAP, V_BATCAP 電源。
當(dāng)電源DCDC_IN 和VPMC 掉電后，通過VBAT 腳為實(shí)時(shí)時(shí)鐘(RTC) 和備份寄存器提供電源。每個(gè)I/O 電源VIO_Bxx 根據(jù)相應(yīng)負(fù)載接3.3V 或1.8V電源。電源控制圖如圖1，適用于HPM6700/6400芯片。若無另行說明，所有電壓都以VSS 為基準(zhǔn)，VSS接地。圖1電源控制圖電源域信號(hào)電平和去耦電容的建議，請(qǐng)分別參見表 1和表 2 。表1 ?電源域表2?去耦電容推薦值

2.2 提升A/D 轉(zhuǎn)換器性能以及參考電壓的特別要求

為了提高轉(zhuǎn)換精度， ADC 電路配有獨(dú)立電源入口，可以由外圍電路做電源濾波以減小 PCB 上的噪聲，對(duì)于需要高精度采樣的場(chǎng)合，可以配合高精度的參考電壓源實(shí)現(xiàn)高精度的AD采樣。?一個(gè)獨(dú)立的 VANA 引腳給 ADC 供電。建議使用低噪音LDO供電。?VSS引腳提供了獨(dú)立的電源接地連接。?VREFH/VREFL為芯片提供高精度低溫飄的外部參考電壓，例如REF431, 可以提升ADC的采樣精度。VREFH上的電壓范圍為2.4 V 到 3.6V。VREFH/VREFL需要在Pin 附近增加去耦電容，通常采用10nF。

（此處劇透：先楫會(huì)推出AD采樣精度報(bào)告，想了解更多，請(qǐng)關(guān)注后期推送）

2.3上電時(shí)序

上電時(shí)序要求：要求VBAT 不晚于其他電源上電。如果VBAT 和其他3.3V 電源引腳使用相同的供電，則系統(tǒng)對(duì)上電時(shí)序沒有要求。掉電時(shí)序要求：VBAT 電源不能早于其他電源掉電。圖2電源時(shí)序

03

時(shí)鐘

3.1晶振/陶振

諧振器和負(fù)載電容必須盡可能地靠近振蕩器的引腳，以盡量減小輸出失真和起振時(shí)間。
負(fù)載電容值必須根據(jù)所選振蕩器的不同做適當(dāng)調(diào)整。對(duì)于 C1 和 C2，建議使用專為高頻應(yīng)用設(shè)計(jì)、可滿足晶振或諧振器的要求且大小介于5pF 到 25 pF（典型值）之間的高質(zhì)量陶瓷電容。
圖3外部晶振/陶瓷諧振
C1和C2 的大小通常相同。晶振制造商指定的負(fù)載電容通常是 C1 和 C2 的串聯(lián)組合。確定 CL1 和 CL2 的規(guī)格時(shí)，必須將 PCB和 MCU 引腳的電容考慮在內(nèi) （引腳與電路板的電容可粗略地估算為 10 pF）。

04

調(diào)試

HPM6700/6400系列產(chǎn)品的調(diào)試系統(tǒng)符合The RISC-V Debug Specification, Version 0.13 規(guī)范。調(diào)試系統(tǒng)包括JTAG 接口轉(zhuǎn)換模塊（DTM）和調(diào)試模塊（DM）2 部分。DTM 通過標(biāo)準(zhǔn)JTAG 接口對(duì)接外部調(diào)試器，可以把JTAG 上收到的調(diào)試指令轉(zhuǎn)換成對(duì)DM 模塊的讀寫訪問。調(diào)試模塊DM 集成了調(diào)試功能，可以暫?；蛘呋謴?fù)CPU 的運(yùn)行，產(chǎn)生復(fù)位，以及訪問片上資源。表3 JTAG接口

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