從規(guī)范草案到被 PCI-SIG 列入集成商的合規(guī)目錄需要經(jīng)歷數(shù)年。初步 PCIe 5.0 規(guī)范于 2017 年 6 月公布，最終規(guī)范于 2019 年 5 月發(fā)布，第一次正式合規(guī)研討會于 2022 年 4 月舉行。如此漫長的過程說明了所開發(fā)的產(chǎn)品以及支持這些產(chǎn)品所需的生態(tài)系統(tǒng)非常復(fù)雜。

Cadence 一直是 PCI-SIG 的長期成員，也是 PCIe IP 的積極開發(fā)者。隨著多個產(chǎn)品被列入集成商的合規(guī)目錄，PCIe 5.0 也不例外。Cadence依托之前的技術(shù)專長，增強了子系統(tǒng)解決方案，以開發(fā)符合這些嚴格規(guī)范的 IP，同時也參與了合作性的合規(guī)計劃。

PCI-SIG 合規(guī)計劃：PCIe 5.0

工作小組 Serial Enabling Workgroup (SEG) 負責執(zhí)行 PCI-SIG 合規(guī)性計劃。該合規(guī)性計劃旨在確保經(jīng)認證符合規(guī)范的設(shè)備可以實現(xiàn)互操作。該合規(guī)性計劃包括一套電氣和協(xié)議合規(guī)性測試（設(shè)備需要通過這些測試），還要在 PCI-SIG 組織的研討會上指定測試程序。此外，在這些研討會上，PCI-SIG 成員需要針對其他成員的產(chǎn)品測試自家設(shè)備的互操作性。

SEG 與各個成員公司和測試設(shè)備供應(yīng)商合作，為每個版本的規(guī)范制定測試程序。該計劃涵蓋了規(guī)范的各個領(lǐng)域。

對于 PCIe 5.0，在 2022 年 4 月舉行的正式合規(guī)性研討會之前，PCI-SIG 在 2021 年以及之前的一年多時間里舉辦了多場“FYI（For Your Information，供參考)”研討會。這些 FYI 研討會不僅僅是一次預(yù)演，更是在完善測試程序以及確保設(shè)備和軟件可靠運行方面發(fā)揮了重要作用。這些研討會是保密的，使競爭者能夠彼此合作并改進各自的產(chǎn)品和標準——這是一種真正的競爭性合作，有力地推動了行業(yè)的發(fā)展。

Cadence 的方法和成功經(jīng)驗

Cadence 依托之前在 3.0 和 4.0 版規(guī)范合規(guī)性方面取得的成功，對 PCIe 5.0 采取了獨特的方法。通過在硅片中構(gòu)建一個 IP 子系統(tǒng)，Cadence可以將整個協(xié)議棧作為一個 8 通道的解決方案進行測試，其中涵蓋了許多客戶實際使用的應(yīng)用。

左圖為 PCIe 5.0 子系統(tǒng)子卡

右圖為 PCIe 5.0 子系統(tǒng)示意圖

Cadence 的 PCIe 5.0 產(chǎn)品在整個 FYI 計劃中表現(xiàn)良好，并在 2022 年 4 月舉行的第一次研討會上實現(xiàn)了合規(guī)。由于測試點有限，Cadence 在這次會議上對終端產(chǎn)品進行了多個工藝節(jié)點的認證。我們的根端口配置在7月 25-28 日舉行的研討會上經(jīng)過了認證，并將很快被列入集成商的目錄。

在 2022 年 4 月舉行的合規(guī)性研討會上，Cadence PCIe 5.0 接受測試

超越合規(guī)性：壓力測試和互操作性

雖然合規(guī)性測試旨在檢查產(chǎn)品是否符合互操作性的一系列必要要求，但在現(xiàn)實中，這些測試只是產(chǎn)品需要滿足的最低要求。

在真實的系統(tǒng)中，我們會需要測試各種狀況，包括鏈路錯誤、速度變化和電源狀態(tài)變化。我們的實驗室經(jīng)過妥當配置，可針對這些條件進行壓力測試，涵蓋各種溫度和工藝條件，在各種商用平臺上進行數(shù)十萬次測試。除了 8 通道擴展卡，我們還構(gòu)建了 U.2 規(guī)格的擴展卡，可以將其輕松插入機架安裝的系統(tǒng)中進行測試。通過在以上條件下的詳盡測試，我們可以胸有成竹地向 Cadence IP 解決方案的采用者保證其應(yīng)用將平穩(wěn)運行。

目前，PCIe 6.0 規(guī)范也已于2022年初由 PCI-SIG 發(fā)布。PCIe 6.0 具有64GT/s 的原始數(shù)據(jù)速率，通過 x16 配置，最高可達 256GB/s，并利用業(yè)界現(xiàn)有的 PAM4 技術(shù)。如欲了解 PCIe 6.0 的詳細內(nèi)容，歡迎閱讀文章《行業(yè)洞察 I PCIe 6.0 標準與 Cadence 的實施方法》。

在設(shè)計 PCIe 6.0 時，信號完整性問題格外重要。因為PCIe 通道并不是隔離的，并且通道的走線與附近的所有導(dǎo)電結(jié)構(gòu)都會產(chǎn)生電耦合。這就意味著數(shù)學模型、2D 仿真和近似值通常都太不準確，無法正確預(yù)測寄生值以滿足 PCIe 6.0 代標準的要求。

Cadence Clarity 3D Solver 使用了真正的整體的 3D 電磁場求解器，專門為適應(yīng)大型 PCB 結(jié)構(gòu)的仿真而構(gòu)建。具有足夠高的精度和速度來捕獲小尺寸的 3D 電磁求解器甚至可以用于提供 IC 封裝和 PCB 走線的電磁仿真。與將通過不同 IC 和 PCB 寄生提取方法得到的結(jié)果級聯(lián)在一起相比，這種方法能夠更加精確和完整地展現(xiàn)寄生行為和通道特性。

與近似值和簡化模型相比，擁有足夠容量的精確 3D 仿真工具可以生成與 PCIe 通道特性的實驗數(shù)據(jù)更好匹配的模型。

同時，使用 Clarity 3D Solver 生成的模型與實驗室的測量結(jié)果會更為接近，并且可以直接導(dǎo)入到行業(yè)標準電路仿真器（例如 Cadence Sigrity SystemSI）中，以實現(xiàn)實際測量和仿真之間極高的相關(guān)性。這對 PCIe 的合規(guī)性和互操作性測試尤具價值，可以幫助設(shè)計在電氣測試（包括平臺和內(nèi)插卡發(fā)射器和接收器特性測試）中獲得關(guān)鍵性優(yōu)勢，增強設(shè)計人員首次測試即可通過的信心。