現(xiàn)代計算機系統(tǒng)的許多接口都采用了 DDR 技術，其中之一涉及到處理器與內存的工作方式，人工智能（AI）、機器學習（ML）和數(shù)據(jù)挖掘等新應用也在不斷推動這種接口突破新的極限。針對高帶寬同步動態(tài)隨機存取存儲器（SDRAM）的最新 DDR5 版本 DDR 接口的開發(fā)始于 2017 年，而備受期待的 JESD79-5 DDR5 SDRAM 標準于 2020 年 7 月發(fā)布。

“兼顧電源影響”指的是一種先進的信號完整性仿真方法，可以同時分析信號和電源噪聲（圖 1）。

圖1：兼顧電源影響的信號完整性仿真結果

兼顧電源影響的信號完整性解決方案必須考慮反射、串擾、時序和其他效應，并配備相應的仿真和規(guī)則檢查技術。這些效應也表明，同步開關噪聲（SSN）只能代表信號和電源相互作用引起的一部分問題。SSN 關注于通過正確的返回電流路徑同時進行多個信號切換的場景。

另一種需要考慮電源影響的情況是，由信號通過平面空腔耦合引起的平面噪聲注入到另一信號，該信號與平行總線連接到同一電源，但不屬于 SSN 分析所關注的多開關網(wǎng)絡。噪聲也可能來自 PCB 上的電壓調節(jié)器。因此，SSN 仿真只是兼顧電源影響的解決方案的一部分。

最好在規(guī)則檢查和布線后分析階段實施兼顧電源影響的解決方案，因為平面和信號的相互作用/耦合發(fā)生在布線完成之后。因此，一個完整的兼顧電源影響的解決方案需要提供：

一套針對信號衰減和電源對信號的影響的快速檢查方案

能夠模擬大型電路的時域仿真器（多個信號網(wǎng)絡和電源網(wǎng)絡的結果）

電源網(wǎng)絡和信號網(wǎng)絡的建模

高級輸入/輸出（I/O）緩沖器建模

借助 Cadence Sigrity X 進行兼顧電源影響的信號完整性（SI）分析，并將其作為 DDR5 應用設計和驗證流程的一部分，工程師可以確信最終產品將與規(guī)格相符，并實現(xiàn)更好的性能。

Sigrity X 是 Cadence 最新一代信號和電源完整性（SI/PI）解決方案。搭載了全新的用于系統(tǒng)級分析的強大仿真引擎，并采用旗艦 Cadence Clarity 3D Solver 場求解器創(chuàng)新的大規(guī)模分布式架構用于超大規(guī)模、5G 通信、汽車及航空航天應用。

將系統(tǒng)分析性能提升 10 倍且無損精準度

突破性的大規(guī)模分布式仿真實現(xiàn)云端大規(guī)模復雜分析

緊密集成、業(yè)界領先的 SI/PI 技術在 Cadence 全設計平臺可用

帶來新的用戶體驗，用戶可以在不同分析工作流程間復用，縮短復雜的系統(tǒng)分析設置時間