時序邏輯電路

一：觸發(fā)器

1：D觸發(fā)器：時序邏輯電路最小單元。

（1）：D觸發(fā)器工作原理

忽略清零端情況下：當(dāng)使能條件（往往為時鐘的觸發(fā)沿：上升沿/下降沿）滿足時，將輸入D端的數(shù)據(jù)給到輸出Q，當(dāng)使能條件不滿足時，輸入數(shù)據(jù)D會暫存在觸發(fā)器當(dāng)中，直到觸發(fā)條件滿足才給到輸出Q。

（2）：D觸發(fā)器工作時序

時鐘clk：周期性變化信號。

時鐘極性（CPOL）：時鐘初始值是0，時鐘極性為0；時鐘初始值是1，時鐘極性為1。

時鐘相位（CPHA）：出現(xiàn)第一個沿，時鐘相位為0；出現(xiàn)第二個沿，時鐘相位為1。

時序邏輯電路=組合邏輯電路+D觸發(fā)器

二：時序邏輯電路

1：時序邏輯電路概念：

2：時序邏輯電路建模采用行為建模

以“always”為關(guān)鍵字出現(xiàn)，不僅可以描述組合邏輯電路；也可以描述時序邏輯電路。

（1）：如果描述的是組合邏輯電路，表示形式為always @ (電平信號)，一般可以寫成：always @ (A0,A1,A2)/always @ (*)----組合邏輯電路

所有的組合邏輯電路賦值方式全部為阻塞賦值（“=”）；

所有在always塊中位于賦值號左側(cè)信號必須定義為寄存器型（“reg”）。

（2）：如果描述的是時序邏輯電路，表示形式為always @ (posedge clk)/always @ (negedge clk)。

always @ (posedge clk, negedge rst_n)----異步復(fù)位

always @ (posedge clk)----同步復(fù)位

所有的時序邏輯電路賦值方式全部為非阻塞賦值（“<=”）；

所有在always塊中位于賦值號左側(cè)信號必須定義為寄存器型（“reg”）。

三：時序邏輯電路實(shí)例

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