** 引言：**

** 反射產(chǎn)生的主要原因有：過(guò)長(zhǎng)的布線、未被匹配終結(jié)的傳輸線、過(guò)量的電容和電感等本質(zhì)均為阻抗失配。為了消除阻抗失配所造成的信號(hào)反射，出現(xiàn)了端接。**

反射的出現(xiàn)是因?yàn)樽杩故洌私拥某霈F(xiàn)是為了消除反射。首先我們需要理解反射，為了幫助大家理解，我們以水流為例，線路上阻抗不一致，就像水管有粗有細(xì)，粗的水管阻力小，細(xì)的水管阻力大。既然反射的原因是阻抗粗細(xì)不一致，那么要么把細(xì)的水管擴(kuò)寬，要么把粗的水管堵住一部分。

通常在實(shí)際電路中，驅(qū)動(dòng)端阻抗比較小，一般13歐姆到30歐姆之間，對(duì)應(yīng)水管是粗的部分，所以驅(qū)動(dòng)端要加串阻。而接收端通常都是高阻，對(duì)應(yīng)到水管是比較細(xì)，所以我們需要上下拉電阻。

即傳輸線的匹配端接通常采用兩種策略：

1）使負(fù)載阻抗與傳輸線阻抗匹配，即 并聯(lián)端接 。
2）使源端阻抗與傳輸線阻抗匹配，即 串聯(lián)端接 。

下圖給出常用源端及終端的V/I曲線，可近似計(jì)算其輸入輸出電阻。

在實(shí)際電路中，端接大致分為以下幾類：

1.源端串聯(lián)端接

串行端接是通過(guò)在盡量靠近源端的位置串行插入一個(gè)電阻RS（典型10Ω到35Ω）到傳輸線中來(lái)實(shí)現(xiàn)的，如下圖所示。串行端接是匹配信號(hào)源的阻抗，所插入的串行電阻阻值加上驅(qū)動(dòng)源的輸出阻抗應(yīng)大于等于傳輸線阻抗（輕微過(guò)阻尼）。

串行端接

這種策略通過(guò)使源端反射系數(shù)為零從而抑制從負(fù)載反射回來(lái)的信號(hào) （抑制二次反射） 再?gòu)脑炊朔瓷浠刎?fù)載端。

** 串行端接的優(yōu)點(diǎn)在于：每條線只需要一個(gè)端接電阻，無(wú)需與電源相連接， 消耗功率小 。當(dāng)驅(qū)動(dòng)高容性負(fù)載時(shí)可提供限流作用，這種限流作用可以幫助減小地彈噪聲。而且相對(duì)于其它的電阻類型終端匹配技術(shù)來(lái)說(shuō),串聯(lián)終端匹配技術(shù)中匹配電阻的功耗是最小**的,而且串聯(lián)終端匹配技術(shù) 不會(huì)給驅(qū)動(dòng)器增加任何額外的直流負(fù)載 ,也不會(huì)在信號(hào)線與地之間引入額外的阻抗，很好的消除了 二次反射 。

** 串行端接的缺點(diǎn)**在于：對(duì)于這種類型的匹配技術(shù)，由于信號(hào)會(huì)在傳輸線、串聯(lián)匹配電阻 以及驅(qū)動(dòng)器的阻抗之間實(shí)現(xiàn)信號(hào)電壓的分配，因而加在信號(hào)線上 的電壓實(shí)際只有一半的信號(hào)電壓（ 概述并不真的就是一半 ）。

當(dāng)信號(hào)邏輯轉(zhuǎn)換時(shí)，由于RS的分壓作用，在源端會(huì)出現(xiàn)半波幅度的信號(hào)，這種半波幅度的信號(hào)沿傳輸線傳播至負(fù)載端，又從負(fù)載端反射回源端，持續(xù)時(shí)間為2TD（TD為信號(hào)源端到終端的傳輸延遲），這意味著沿傳輸線不能加入其它的信號(hào)輸入端，因?yàn)樵谏鲜?TD時(shí)間內(nèi)會(huì)出現(xiàn)不正確的邏輯態(tài)（ 反射導(dǎo)致的碼間干擾 ）。并且由于在信號(hào)通路上加接了元件，增加了RC時(shí)間常數(shù)從而減緩了負(fù)載端信號(hào)的上升時(shí)間，因而不適合用于高頻信號(hào)通路（ 主要由加入的電阻決定 ）。

另外，采用這種匹配技術(shù)時(shí), 很難將串聯(lián)匹配電阻調(diào)整到一個(gè)非常合適的值 . 因?yàn)樵S多驅(qū)動(dòng)器都是非線性的,如TTL 器件,其輸出阻抗隨著器件邏輯狀態(tài)的變化而變化,所以串聯(lián)匹配電阻只能選擇一個(gè)適中的值. 而且由于許多的驅(qū)動(dòng)器都是非線性的驅(qū)動(dòng)器，驅(qū)動(dòng)器的輸出阻抗隨著器件邏輯狀態(tài)的變化而變化， 從而導(dǎo)致串聯(lián)匹配電阻的合理選擇更加復(fù)雜。

所以，很難應(yīng)用某一個(gè)簡(jiǎn)單的設(shè)計(jì)公式為串聯(lián)匹配電阻來(lái)選擇一個(gè)最合適的值。 且不適合雙向傳輸 。

注：對(duì)于 短的傳輸線 ，當(dāng)最小數(shù)字脈沖寬度長(zhǎng)于傳輸線的時(shí)間延遲（TD）時(shí)，源終端是合乎要求的，因?yàn)樗蓑?qū)動(dòng)器電流部分并聯(lián)接地的要求。

對(duì)于 長(zhǎng)的傳輸線 ，當(dāng)數(shù)字脈沖寬度小于傳輸線延遲時(shí)間（TD）時(shí)，負(fù)載終端是較好的。因?yàn)樨?fù)載端的反射將反射回源頭端，并干擾沿線傳播的信號(hào)，反射必須在負(fù)載端消除。

** 匹配電阻選擇原則：** 匹配電阻值與驅(qū)動(dòng)器的輸出阻抗之和等于傳輸線的特征阻抗。常見(jiàn)的CMOS和TTL驅(qū)動(dòng)器，其輸出阻抗會(huì)隨信號(hào)的電平大小變化而變化。匹配電阻盡可能 靠近驅(qū)動(dòng)端 ，當(dāng)雙向傳輸時(shí)，靠近信號(hào)主動(dòng)元件附近（如內(nèi)存條和CPU，靠近CPU）。

2.并聯(lián)端接/終端匹配

（1）簡(jiǎn)單的并行端接

簡(jiǎn)單的并行端接

這種端接方式是簡(jiǎn)單地在負(fù)載端加入一下拉到地的電阻R S （R S ＝Z0）來(lái)實(shí)現(xiàn)匹配( 分流) 。采用此端接的條件是驅(qū)動(dòng)端必須能夠提供輸出高電平時(shí)的驅(qū)動(dòng)電流以保證通過(guò)端接電阻的高電平電壓滿足門限電壓要求。

在輸出為高電平狀態(tài)時(shí)，這種 并行端接電路消耗的電流過(guò)大 ，對(duì)于50Ω的端接負(fù)載，維持TTL高電平消耗電流高達(dá)48mA，因此一般器件很難可靠地支持這種端接電路。

優(yōu)點(diǎn)： 并行端接提供了一種簡(jiǎn)單的設(shè)計(jì)方法。它是一種最簡(jiǎn)單的終接方案。在大多數(shù)情況下，這種方法只需要一個(gè)附加的元件。如果傳輸線的兩端都需要端接就需要兩個(gè)電阻。

缺點(diǎn)： 并行端接浪費(fèi)了 電阻的直流功耗 。這種方法無(wú)論在高電平還是低電平，都需要驅(qū)動(dòng)端具有穩(wěn)定的直流，這樣就增加了 驅(qū)動(dòng)端的直流負(fù)載 。

當(dāng)采用并行端接時(shí)，必須注意到，對(duì)于TTL級(jí)，線阻抗小于100歐姆時(shí)采用這種端接方案，要求直流輸出為24mA((VOH(MIN)=2.4V)。因此，對(duì)于電池驅(qū)動(dòng)系統(tǒng)，不推薦采用并行端接方案。

另外，端接電阻要消耗多達(dá)0.25瓦的功率（50mA的電流通過(guò)100歐姆的電阻），這對(duì)于僅消耗幾毫瓦的功率的CMOS系統(tǒng)來(lái)說(shuō)是不合適的。

功耗的大小依賴于占空比：對(duì)于低占空比，連接電阻到地使得有最低的功耗，對(duì)于高占空比，連接電阻到VCC使得有最低的功耗。還有一點(diǎn)就是，大的下拉電阻可能會(huì)使 下降沿比上升沿快 ，這會(huì)導(dǎo)致占空比內(nèi)信號(hào)的失真。

（2）主動(dòng)并行端接

主動(dòng)并行端接

在此端接策略中，端接電阻RT（RT＝Z0）將負(fù)載端信號(hào)拉至一偏移電壓VBIAS，如上圖所示。VBIAS的選擇依據(jù)是使輸出驅(qū)動(dòng)源能夠?qū)Ω叩碗娖叫盘?hào)有汲取電流能力 （補(bǔ)流） 。
這種端接方式需要一個(gè)具有吸、灌電流能力的獨(dú)立的電壓源來(lái)滿足輸出電壓的跳變速度的要求。

在此端接方案中，如偏移電壓VBIAS為正電壓，輸入為邏輯低電平時(shí)有DC直流功率損耗，如偏移電壓VBIAS為負(fù)電壓，則輸入為邏輯高電平時(shí)有直流功率損耗。

優(yōu)點(diǎn)：增加TX的驅(qū)動(dòng)能力，加強(qiáng)驅(qū)動(dòng)源對(duì)接收信號(hào)的補(bǔ)充。

缺點(diǎn)：浪費(fèi)了電阻的直流功耗，當(dāng)傳輸線的一端接容性負(fù)載時(shí)，端接時(shí)，上升沿斜率會(huì)變化。當(dāng)未端接時(shí)，在時(shí)間常數(shù)內(nèi)，電壓是激勵(lì)信號(hào)幅值的2倍。當(dāng)增加并行端接時(shí)，上升的時(shí)間會(huì)更快。

常見(jiàn)應(yīng)用：以高速信號(hào)應(yīng)用較多。

（1）DDR、DDR2等SSTL驅(qū)動(dòng)器。采用單電阻形式，并聯(lián)到VTT（一般為IOVDD的一半）。其中DDR2數(shù)據(jù)信號(hào)的并聯(lián)匹配電阻是內(nèi)置在芯片中的。

（2）TMDS等高速串行數(shù)據(jù)接口。采用單電阻形式，在接收設(shè)備端并聯(lián)到IOVDD，單端阻抗為50歐姆（差分對(duì)間為100歐姆）。

匹配電阻選擇原則：在芯片的輸入阻抗很高的情況下，對(duì)單電阻形式來(lái)說(shuō)，負(fù)載端的并聯(lián)電阻值必須與傳輸線的特征阻抗相近或相等；對(duì)雙電阻形式來(lái)說(shuō)，每個(gè)并聯(lián)電阻值為傳輸線特征阻抗的兩倍。