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IC封裝中快速創(chuàng)建結(jié)構(gòu)的新方法

jf_pJlTbmA9 ? 來源:Cadence楷登PCB及封裝資源中 ? 作者:Cadence楷登PCB及封裝 ? 2023-12-06 16:34 ? 次閱讀
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Allegro? Package Designer Plus工具在最新的 SPB 17.4版本中迎來了布線技術(shù)中的新變化——廣為人知的“過孔結(jié)構(gòu)”這一概念因?yàn)槠潇`活性不斷提高且適用于許多不同設(shè)計(jì)流程,現(xiàn)已改名為“結(jié)構(gòu)”,方便、可重復(fù)使用的布線模塊,可以使工程師快速地扇出最復(fù)雜的組件接口。而且在扇出之后,可以將結(jié)構(gòu)保存到模塊庫中,為后續(xù)類似的設(shè)計(jì)節(jié)省更多時(shí)間。原本花在開發(fā)結(jié)構(gòu)和建立扇出布線上的時(shí)間可以因此節(jié)省下來,用于完成其他不同的設(shè)計(jì)任務(wù)。

舊瓶裝新酒——界面熟悉

在最新的 SPB 17.4版本中,無論是使用 SiP Layout Option創(chuàng)建高速和 L Comp 結(jié)構(gòu),還是基本工具套件中的標(biāo)準(zhǔn)結(jié)構(gòu),創(chuàng)建結(jié)構(gòu)的用戶界面都如下面顯示:

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對于高速和標(biāo)準(zhǔn)結(jié)構(gòu),首先從有關(guān)的組件上引出一個(gè)單一引腳。然后進(jìn)入該命令,選擇該布線(和任何周圍的參考元素,如回流路徑過孔),形成一個(gè)新的結(jié)構(gòu)定義。

當(dāng)完成此操作后,來到放置結(jié)構(gòu)命令,就可以在幾秒鐘內(nèi)放置結(jié)構(gòu),為許多針腳進(jìn)行逃逸布線?;蛘?,如果已經(jīng)開始使用簡單的過孔逃逸模式,則可以選擇“用結(jié)構(gòu)替換過孔”命令,將占位過孔換成最終的結(jié)構(gòu)扇出。

扇出結(jié)構(gòu)的復(fù)雜性每年都會(huì)增加,以上是非常便捷有效的工具,但是都需要提前預(yù)判一些工作型態(tài)。如果我們想要一個(gè)特定目標(biāo)和特定設(shè)計(jì)的結(jié)構(gòu),該怎么做?設(shè)計(jì)工具中是否有任何功能,可以更快地實(shí)現(xiàn)這一需求?

創(chuàng)建結(jié)構(gòu)的新方法

激活 SiP Layout Option時(shí),在 Route - Unsupported Prototypes 菜單下會(huì)看到 “Create Structure...”命令。

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啟動(dòng)后,這個(gè)新工具可提供為多種用途創(chuàng)建結(jié)構(gòu)的選項(xiàng),包括蛇形、梳狀、單端結(jié)構(gòu)或帶有返回路徑過孔的差對結(jié)構(gòu)。

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為了提升工作效率,可以把這個(gè)表格連接到選項(xiàng)和可見性標(biāo)簽,或者可以在使用雙顯示器時(shí)把它移到另一個(gè)屏幕上。

與標(biāo)準(zhǔn)結(jié)構(gòu)定義流程的明顯區(qū)別是,不再需要預(yù)先進(jìn)行布線,便可以例子來推導(dǎo)定義。

選擇過孔焊盤、焊盤入口/出口模式、返回路徑過孔布局,以及需要凈空來實(shí)現(xiàn)過孔上方和下方信號完整屏蔽的層。繼續(xù)完善定義時(shí),圖片將顯示參數(shù)之間的確切關(guān)系,這將非常有幫助。多種樣式可供選擇:

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當(dāng)完成結(jié)構(gòu)的參數(shù)化和命名后,只需按一下按鈕就可以提交更改,并直接將其應(yīng)用于設(shè)計(jì)!

本文轉(zhuǎn)載自: Cadence楷登PCB及封裝資源中心

審核編輯 黃宇

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
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