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Efinity Interface Designer報(bào)錯(cuò)案例-v0

XL FPGA技術(shù)交流 ? 來源:易靈思FPGA技術(shù)交流 ? 作者:易靈思FPGA技術(shù)交流 ? 2023-12-12 09:52 ? 次閱讀

(1)ERROR:Interface Designer constraint generation was not successfull,will not proceed to efx_pnr...

17c0390c-9891-11ee-be60-92fbcf53809c.png

原因:(1)有些客戶使用Win7版本,目前Efinity對(duì)Win7的支持不好。建議升級(jí)成win10。

(2)殺毒軟件刪除了文件,實(shí)際interface生成約束是沒有問題的,客戶pnr的時(shí)候就報(bào)錯(cuò),需要重新安裝軟件。

(3)電腦存在加密系統(tǒng) 。造成的現(xiàn)象是新建工程時(shí)interface可以打開,但是生成xxx.peri.xml文件之后再次打開就會(huì)報(bào)錯(cuò)。

(2)Interface打不開。

現(xiàn)象:(1)打開interface的時(shí)候指示: Efinity Interface Designer finished. Exit code = 1 Exit status : Normal Interface design file exists, check and migrate done (2)新建工程第一次可以打開interface Designer (3)刪除xxx.peri.xml之后,第一次也可以打開Interface Designer. 原因:電腦存在加密 (3) interface打不開 打開interface Designer時(shí)會(huì)報(bào)以下錯(cuò)誤。 EfinityIPCatalogfinished.Exit code = 0Exit status:Normal

17c8b6ae-9891-11ee-be60-92fbcf53809c.jpg

編譯過程可能報(bào)以下錯(cuò)誤:

ERROR: Interface Designer constraint generation was not successful, will not processpnr..

17df81e0-9891-11ee-be60-92fbcf53809c.png

解決方案:安裝VC_redist.x64.exe,注意參考軟件安裝指導(dǎo)的版本。

(4)repeated,non-bussed pin found in verilog template generation:clk_27m

17f18b9c-9891-11ee-be60-92fbcf53809c.png

說明:在GPIO處定義了一個(gè)clk_27m,在pll的輸出上又定義了一個(gè)clk_27m,兩個(gè)信號(hào)名沖突。

(5)ERROR: Interface Designer constraint generation was not successful, will not processpnr..

181dbfc8-9891-11ee-be60-92fbcf53809c.png

原因:1)一般是軟件有360或者別的殺毒軟件的相關(guān)文件刪除了,需要找回文件或者重新安裝軟件。

2)客戶使用Win7版本,目前Efinity對(duì)Win7的支持不好。建議升級(jí)成win10。

(6)cannot connect to more than 4 different clocks per region on left and right

1836f5ce-9891-11ee-be60-92fbcf53809c.png

1851c944-9891-11ee-be60-92fbcf53809c.png

原因是在pinout文件中對(duì)應(yīng)的Clock Region中,不能超過4個(gè)時(shí)鐘去驅(qū)動(dòng)。

也就是GPIOR_PN_42,41,40三組差分對(duì),不能由兩組LVDS來驅(qū)動(dòng),因?yàn)槊拷MLVDS時(shí)鐘有l(wèi)vds_fast_clk和lvds_slow_clk兩個(gè),兩組就會(huì)有4個(gè)時(shí)鐘在Region clock R13區(qū)域。

結(jié)論就是把LVDS差分對(duì)放在同一個(gè)Clock Region.

審核編輯 黃宇

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