電子發(fā)燒友網(wǎng)報(bào)道（文/吳子鵬）幾年前，全球半導(dǎo)體產(chǎn)業(yè)的重心還是如何延續(xù)摩爾定律，在材料和設(shè)備端進(jìn)行了大量的創(chuàng)新。然而，受限于工藝、制程和材料的瓶頸，當(dāng)前摩爾定律發(fā)展出現(xiàn)疲態(tài)，產(chǎn)業(yè)的重點(diǎn)開始逐步轉(zhuǎn)移到如何超越摩爾定律，時(shí)代的定義也從摩爾定律時(shí)代過(guò)渡到了后摩爾定律時(shí)代。

后摩爾定律時(shí)代，先進(jìn)封裝和Chiplet技術(shù)被寄予厚望。近日，由博聞創(chuàng)意主辦的第七屆中國(guó)系統(tǒng)級(jí)封裝大會(huì)(SiP China 2023)上海站成功舉辦，活動(dòng)上來(lái)自三星、安靠、芯和半導(dǎo)體等企業(yè)代表暢聊先進(jìn)封裝和Chiplet技術(shù)，讓我們感受到了產(chǎn)業(yè)的熱度，也對(duì)產(chǎn)業(yè)進(jìn)程有了很清晰的了解。

Chiplet落地步驟和落地進(jìn)展

Chiplet的中文翻譯為芯?；蛐⌒酒?。基于Chiplet的設(shè)計(jì)方案，從設(shè)計(jì)時(shí)就按照不同的計(jì)算單元或功能單元對(duì)其進(jìn)行分解，系統(tǒng)中的不同組件在獨(dú)立的裸片上設(shè)計(jì)和實(shí)現(xiàn)。從芯片制造的角度來(lái)看，引入Chiplet概念之后，CPU、存儲(chǔ)器、模擬接口等功能單元可以靈活選擇工藝，并形成一種真正的IP復(fù)用——這些IP不需要再走后端與物理設(shè)計(jì)、流片制造、封裝測(cè)試等流程。雖然芯片制造不能擺脫對(duì)制程的依賴，但能夠降低先進(jìn)制程上大芯片的設(shè)計(jì)復(fù)雜度，進(jìn)而提升設(shè)計(jì)效率和制造良率，并降低芯片設(shè)計(jì)制造的成本。

總結(jié)來(lái)說(shuō)，對(duì)于大芯片設(shè)計(jì)來(lái)說(shuō)，Chiplet能夠在保證芯片設(shè)計(jì)PPA（性能、功耗和面積）指標(biāo)的前提下，提升先進(jìn)工藝的良率，并顯著降低芯片內(nèi)容錯(cuò)電路的規(guī)模。真正的IP復(fù)用也是一種高性價(jià)比方式。

因此，芯和半導(dǎo)體創(chuàng)始人&CEO 凌峰博士在《Chiplet產(chǎn)業(yè)的發(fā)展和現(xiàn)狀》報(bào)告中指出，Chiplet是為了解決后摩爾定律時(shí)代，先進(jìn)工藝制程逼近物理極限，芯片PPA提升放緩，經(jīng)濟(jì)效益降低等問(wèn)題而應(yīng)運(yùn)而生的。

目前，Chiplet已經(jīng)成功落地于高性能計(jì)算應(yīng)用，AMD、英偉達(dá)、英特爾、蘋果、谷歌、博通等公司均在自己的高性能運(yùn)算芯片中使用了Chiplet技術(shù)，代表產(chǎn)品包括AMD EPYC CPU和英偉達(dá) H100 GPU等。2023年，國(guó)際大廠多款基于Chiplet技術(shù)的大芯片落地，比如AMD在MI3000X和RX 7000X中均使用了這項(xiàng)技術(shù)。發(fā)展至今，無(wú)論是同構(gòu)集成還是異構(gòu)集成，AMD均已經(jīng)有產(chǎn)品。

凌峰表示，目前已經(jīng)有超過(guò)100款基于Chiplet技術(shù)的系統(tǒng)設(shè)計(jì)，其中44%應(yīng)用于服務(wù)器/人工智能領(lǐng)域，14%應(yīng)用于網(wǎng)絡(luò)通信領(lǐng)域，13%應(yīng)用于汽車電子領(lǐng)域。從封裝類型來(lái)看，56%的Chiplet系統(tǒng)設(shè)計(jì)使用標(biāo)準(zhǔn)基板，先進(jìn)EMIB的占比為18%，先進(jìn)CoWos和先進(jìn)CoWos硅中介的占比分別是12%和8%。

未來(lái)5年內(nèi)多Chiplet系統(tǒng)設(shè)計(jì)將會(huì)實(shí)現(xiàn)5倍增長(zhǎng)，并有四大發(fā)展趨勢(shì)：

·趨勢(shì)一：大規(guī)模高性能計(jì)算芯片推動(dòng)Chiplet技術(shù)持續(xù)演進(jìn)，面臨的挑戰(zhàn)與不足將逐步改善。
·趨勢(shì)二：后摩爾定律時(shí)代，Chiplet架構(gòu)的應(yīng)用將由集群數(shù)據(jù)中心側(cè)逐步向邊緣和終端（手機(jī)、汽車等）下沉，算力普惠。
·趨勢(shì)三：Chiplet技術(shù)讓半導(dǎo)體產(chǎn)業(yè)生態(tài)更加開放多元，并催生新的協(xié)作模式和機(jī)遇。
·趨勢(shì)四：全球供應(yīng)鏈?zhǔn)軓?fù)雜局勢(shì)影響，助力加速Chiplet產(chǎn)業(yè)發(fā)展，自主創(chuàng)新與兼容互通是主旋律。

凌峰認(rèn)為，Chiplet生態(tài)逐步走向成熟會(huì)分為四步。第一步是Chiplet全自研；第二步是接口標(biāo)準(zhǔn)制定；第三步是Chiplet外形規(guī)格標(biāo)準(zhǔn)；第四步是開放的Chiplet市場(chǎng)。很顯然，目前我們還處于第二步向第三步邁進(jìn)的過(guò)程中。

從UCIe 1.0到UCIe1.1

從凌峰的演講不難看出，標(biāo)準(zhǔn)對(duì)于Chiplet發(fā)展是至關(guān)重要的。在SiP China 2023上海站，阿里云智能集團(tuán)首席云服務(wù)器架構(gòu)師，CXL和UCIe董事會(huì)成員陳健分享了UCIe標(biāo)準(zhǔn)發(fā)展的一些進(jìn)展，并闡述了從UCIe 1.0到UCIe1.1的具體改進(jìn)。

作為一種開放的小芯片/芯粒互連協(xié)議，UCIe由UCIe 聯(lián)盟主導(dǎo)并發(fā)布，該聯(lián)盟成員包括AMD、Arm、ASE、Google Cloud、英特爾等科技巨頭。2023年8月，UCIe 聯(lián)盟公開發(fā)布UCIe 1.1規(guī)范，為芯片生態(tài)系統(tǒng)提供有價(jià)值的改進(jìn)。

陳健詳細(xì)講解了UCIe 1.1規(guī)范帶來(lái)的新功能，包括將可靠性機(jī)制擴(kuò)展到更多協(xié)議，支持更廣泛的使用模型，等等。且UCIe 1.1規(guī)范完全向后兼容UCIe 1.0規(guī)范。

綜合來(lái)看，UCIe 1.1規(guī)范帶來(lái)了具有完整 UCIe堆棧的流協(xié)議的新用途，包括具有端到端鏈路層功能的同步多協(xié)議支持。在UCIe 1.0規(guī)范中，只有原始模式支持串流協(xié)議，僅用于傳輸層。UCIe 1.1規(guī)范增加了串流協(xié)議，支持flit模式，堆棧多路復(fù)用器支持在單個(gè)UCIe實(shí)例中使用多個(gè)協(xié)議的組合。

汽車行業(yè)更新是UCIe 1.1規(guī)范的關(guān)鍵更新，包括用于汽車用途的其他增強(qiáng)功能，如預(yù)測(cè)性故障分析和健康監(jiān)測(cè)，以及實(shí)現(xiàn)更低成本的封裝實(shí)施。為了滿足汽車行業(yè)對(duì)高性能計(jì)算芯片的需求，UCIe 聯(lián)盟還特別成立了新的汽車工作組。

Chiplet和系統(tǒng)集成方案

根據(jù)Yole的統(tǒng)計(jì)數(shù)據(jù)，2022年全球封測(cè)市場(chǎng)規(guī)模為815.0億美元，同比增長(zhǎng)4.9%，預(yù)計(jì)到2026年市場(chǎng)規(guī)模有望達(dá)961.0億美元，2022年-2026年CAGR為4.2%。SiP China 2023上海站上，應(yīng)用于Chiplet領(lǐng)域的系統(tǒng)集成技術(shù)也是一大亮點(diǎn)，包括安靠和三星等頭部企業(yè)都展示了自己的相關(guān)方案。

和Chiplet搭配，讓產(chǎn)業(yè)界對(duì)于先進(jìn)封裝的重視程度更勝以往。先進(jìn)封裝與Chiplet是兩個(gè)概念，但采用Chiplet的芯片大概率會(huì)采用先進(jìn)封裝。反過(guò)來(lái)說(shuō)，先進(jìn)封裝能夠賦能Chiplet技術(shù)更好地發(fā)展。

安靠作為第二大封測(cè)龍頭廠商，一直致力于開發(fā)包括硅通孔、穿塑通孔、銅柱、銅混合鍵合等在內(nèi)的技術(shù)工藝，目前主要有WLCSP、WLFO、WL3D、DSMBGA、AiP/AoP和 SWIFT/HDFO六大先進(jìn)封裝技術(shù)。一般來(lái)說(shuō)，S-SWIFT設(shè)計(jì)有4個(gè)RDL(RDL優(yōu)先、芯片后上)結(jié)構(gòu)，第1和第3層用于信號(hào)路由，第2層充當(dāng)接地層。第4層則有多種用途，作為某個(gè)平面或用于銅柱 (CuP) 互連。

SWIFT封裝可以支持30到80微米凸塊節(jié)距(典型)，第1-4 RLD層的線寬/線距為2/2微米。安靠的一些客戶考慮使用SWIFT技術(shù)來(lái)集成ASIC和小芯片(SerDes、HBM及其他)。憑借其出色的電屬性和靈活性，SWIFT技術(shù)還是晶片分割模塊的理想選擇。

三星電子總監(jiān)吳政達(dá)博士則主要介紹了三星的先進(jìn)封裝技術(shù)(AVP)。根據(jù)他的介紹，AVP業(yè)務(wù)團(tuán)隊(duì)利用三星在存儲(chǔ)器、邏輯芯片（系統(tǒng)LSI）和晶圓代工方面的前沿專業(yè)知識(shí)，為高性能、低功耗芯片提供先進(jìn)的2.5D和3D封裝解決方案，使芯片的性能表現(xiàn)遠(yuǎn)遠(yuǎn)超過(guò)各部件的簡(jiǎn)單累加。

三星AVP之所以能推動(dòng)半導(dǎo)體行業(yè)進(jìn)入“超摩爾定律時(shí)代”，背后的“秘密武器”是異構(gòu)集成技術(shù)，這種先進(jìn)封裝技術(shù)將多個(gè)芯片水平和垂直連接在一起。利用先進(jìn)的異構(gòu)集成技術(shù)，三星AVP可將多個(gè)存儲(chǔ)器和邏輯芯片集成到單一封裝中。相比傳統(tǒng)的分離式芯片組設(shè)計(jì)，集成式封裝芯片組速度更快、效率更高、適應(yīng)性更強(qiáng)，同時(shí)生產(chǎn)成本更低。

當(dāng)然，在SiP China 2023上海站上，很多嘉賓都提到，2.5D/3D封裝和Chiplet的結(jié)合依然有很大挑戰(zhàn)。比如，芯片必須保證在更小的封裝空間內(nèi)對(duì)更小尺寸的 Chiplet 芯片進(jìn)行封裝，需要有很高的封裝造詣；如何用最佳的方式連接die并合理走線，也會(huì)帶來(lái)一些系統(tǒng)設(shè)計(jì)難題；如何進(jìn)行合理的熱管理、散熱管理，如何實(shí)現(xiàn)芯片整體的高溫穩(wěn)定性，這些都具有挑戰(zhàn)性，等等。

結(jié)語(yǔ)

Chiplet技術(shù)的發(fā)展讓半導(dǎo)體產(chǎn)業(yè)界能夠重耕制造工藝和IP，也幫助降低基于先進(jìn)制程的大芯片的復(fù)雜度，讓芯片設(shè)計(jì)重新變得經(jīng)濟(jì)高效。因此，Chiplet技術(shù)是后摩爾定律時(shí)代的關(guān)鍵技術(shù)之一。從SiP China 2023上海站能夠看出，目前Chiplet技術(shù)已經(jīng)取得了積極的進(jìn)展，不過(guò)未來(lái)依然任重道遠(yuǎn)。