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低功耗設(shè)計(jì)之Power Switch Cell

全棧芯片工程師 ? 來(lái)源:全棧芯片工程師 ? 2024-01-16 09:39 ? 次閱讀
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CMOS電路中的功耗分為兩部分:靜態(tài)功耗和動(dòng)態(tài)功耗;

靜態(tài)功耗是由漏電流引起的功耗;動(dòng)態(tài)功耗分為翻轉(zhuǎn)功耗和短路功耗,翻轉(zhuǎn)功耗也就是0與1翻轉(zhuǎn)所引發(fā)的功耗,而短路功耗則是由于PMOS和NMOS都導(dǎo)通時(shí)所引起的功耗。

最行之有效的低功耗手段:關(guān)斷電源。前面小編也介紹了SoC的低功耗設(shè)計(jì)—isolation,今天介紹power switch cell。

不論采用多低的電壓、多低的時(shí)鐘頻率、多小的leakage庫(kù),都不如徹底關(guān)掉某些功能模塊的電壓來(lái)的徹底。當(dāng)然,power-gating的加入明顯增加了設(shè)計(jì)復(fù)雜度,從架構(gòu)設(shè)計(jì)、RTL、驗(yàn)證、DFT、后端實(shí)現(xiàn)到signoff都需要一套完整的流程體系/方法學(xué)支撐。

Powerswitch cell分為HEAD型、FOOT型兩種:

HEAD型:

SLEEP為1時(shí),VDD被關(guān)斷。

SLEEP為0時(shí),VDD打開(kāi)。

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FOOT型:

HEAD型是關(guān)斷VDD,F(xiàn)OOT型是關(guān)斷VSS的,很少用。

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上圖可知,Power switch cell是由PMOS/NMOS管子構(gòu)成,不同于強(qiáng)電電路中的接觸開(kāi)關(guān),強(qiáng)電開(kāi)關(guān)一個(gè)器件能提供非常大的電流來(lái)開(kāi)關(guān)電路,但是一個(gè)MOS管的驅(qū)動(dòng)能力是非常有限的,因此,一顆SoC芯片會(huì)使用大量的power switch cell,需要根據(jù)設(shè)計(jì)的電流、power switch cell的驅(qū)動(dòng)電流等參數(shù)計(jì)算所需要的power switch cell的數(shù)目。

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一般power switch cell和standard cell一樣放進(jìn)row中,電源上層金屬連接到power switch cell的輸入端VDDG(VDD Global),輸出端則連接到power rail,SLEEP信號(hào)作為使能,控制rail與上層金屬的斷開(kāi)/連接來(lái)實(shí)現(xiàn)電源關(guān)斷。

具體是如何連接的呢,具體是如何連接的呢,移步知識(shí)星球。

景芯SoC全流程培訓(xùn),有同學(xué)遇到power switch的問(wèn)題如下:

power switch的secondaryPowerPin是下圖的VDD(連接電源VDDS),power switch的VDDG pin接power switch的輸入電壓VDD。景芯SOC后端實(shí)現(xiàn)時(shí),發(fā)現(xiàn)secondaryPowerPin和power stripe(M5)連接時(shí)候總是連接的M1,而不是紅色的M2金屬。

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如下:secondaryPowerPin和power stripe(M5)連接時(shí)候總是連接的M1,而不是紅色的M2金屬。

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打開(kāi)CELL visibility,看到中間的stripe是VDD且接的M1(藍(lán)色),為何接M1而不是M2(紅色)?

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具體原因參見(jiàn)知識(shí)星球。

一鍵式完成C代碼編譯、仿真、綜合、DFT插入、形式驗(yàn)證、布局布線(xiàn)、寄生參數(shù)抽取、STA分析、DRC/LVS、后仿真、形式驗(yàn)證、功耗分析等全流程。升級(jí)后的芯片設(shè)計(jì)工程V2.0 flow如下:

SoC一鍵式執(zhí)行flow

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MIPI DPHY+CSI2解碼

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數(shù)字電路中經(jīng)典設(shè)計(jì):多條通信數(shù)據(jù)Lane Merging設(shè)計(jì)實(shí)現(xiàn)

數(shù)字電路中經(jīng)典設(shè)計(jì):多條通信數(shù)據(jù)Lane Distribution實(shí)現(xiàn)

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UPF低功耗設(shè)計(jì)

全芯片UPF低功耗設(shè)計(jì)(含DFT設(shè)計(jì))

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景芯SoC訓(xùn)練營(yíng)培訓(xùn)項(xiàng)目,低功耗設(shè)計(jì)前,功耗為27.9mW。

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低功耗設(shè)計(jì)后,功耗為0.285mW,功耗降低98.9%!

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電壓降檢查:

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低功耗檢查:

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芯片的版圖設(shè)計(jì)V1.0

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芯片的版圖設(shè)計(jì)V2.0

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低功耗設(shè)計(jì)的DRC/LVS,芯片頂層的LVS實(shí)踐價(jià)值極高,具有挑戰(zhàn)性!業(yè)界獨(dú)一無(wú)二的經(jīng)驗(yàn)分享。

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ISP圖像處理

dpc - 壞點(diǎn)校正

blc - 黑電平校正

bnr - 拜耳降噪

dgain - 數(shù)字增益

demosaic - 去馬賽克

wb - 白平衡增益

ccm - 色彩校正矩陣

csc - 色彩空間轉(zhuǎn)換 (基于整數(shù)優(yōu)化的RGB2YUV轉(zhuǎn)換公式)

gamma - Gamma校正 (對(duì)亮度基于查表的Gamma校正)

ee - 邊緣增強(qiáng)

stat_ae - 自動(dòng)曝光統(tǒng)計(jì)

stat_awb - 自動(dòng)白平衡統(tǒng)計(jì)

CNN圖像識(shí)別

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支持手寫(xiě)數(shù)字的AI識(shí)別:

仿真結(jié)果:仿真識(shí)別上圖7、2、1、0、4、1、4、9

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7天沖刺PR訓(xùn)練營(yíng)有同學(xué)問(wèn)如何給IO添加PAD?請(qǐng)思考景芯SoC的IO和PAD如何實(shí)現(xiàn)最佳?

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7天沖刺PR訓(xùn)練營(yíng)有同學(xué)問(wèn),同樣的floorplan,有些同學(xué)很快跑完,有些同學(xué)則遇到大量DRC問(wèn)題(EDA工具不停iteration)導(dǎo)致工具始終無(wú)法跑完,具體什么問(wèn)題呢?

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首先,小編發(fā)現(xiàn)該同學(xué)的stripe把TM2定義為了horizontal,而熟悉景芯工藝的同學(xué)知道,TM2的preference direction是VERTICAL。

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查詢(xún)景芯的lef庫(kù)文件也可以確認(rèn):

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用錯(cuò)方向有多大影響呢?大家上景芯SoC的后端flow實(shí)踐一下吧,實(shí)踐出真知。

7天沖刺PR訓(xùn)練營(yíng)有同學(xué)問(wèn),為啥PR花了一天一夜24個(gè)小時(shí)完成布線(xiàn)還大量DRC錯(cuò)誤?小編已經(jīng)將設(shè)計(jì)規(guī)模盡可能減小以加速PR設(shè)計(jì),實(shí)際上2小時(shí)就可以跑完routing,為何這么慢?原因就是低功耗單元的走線(xiàn)。具體原因及解決辦法歡迎加入景芯訓(xùn)練營(yíng)討論。

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其錯(cuò)誤主要集中在M4上,請(qǐng)思考如何解決。

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7天沖刺PR訓(xùn)練營(yíng)有同學(xué)問(wèn),power switch cell的secondPG pin(VDDG)從M1接出的,而不是M2, 請(qǐng)思考有什么問(wèn)題?如何解決?

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7天沖刺PR訓(xùn)練營(yíng)有同學(xué)問(wèn),景芯SoC培訓(xùn)營(yíng)同學(xué)遇到Corner Pad LVS不過(guò)怎么處理?

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完成景芯SoC培訓(xùn)的前端設(shè)計(jì)仿真、DFT后,我們來(lái)到后端flow,本教程教你一鍵式跑完數(shù)字后端flow。

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生成腳本命令如下:

tclsh ./SCRIPTS/gen_flow.tcl -m flat all

7b200d60-b38f-11ee-8b88-92fbcf53809c.png

生成flow腳本之前需要配置setup.tcl等相關(guān)參數(shù),具體參見(jiàn)【全網(wǎng)唯一】【全棧芯片工程師】提供自研的景芯SoC前端工程、DFT工程、后端工程,帶你從算法、前端、DFT到后端全流程參與SoC項(xiàng)目設(shè)計(jì)。

景芯SoC訓(xùn)練營(yíng)的同學(xué)問(wèn),為何innovus讀取做好的floorplandef文件報(bào)Error?首先看log:

7b240f14-b38f-11ee-8b88-92fbcf53809c.png

Reading floorplan file - ./data_in/DIGITAL_TOP.def (mem = 1595.0M).

#% Begin Load floorplan data ... (date=10/23 2201, mem=1579.3M)

**ERROR: (IMPFP-710): File version unknown is too old.

以前EDI的時(shí)期,我們可以通過(guò)定義fp_file的方式來(lái)加載floorplan:

set vars(fp_file) "./data_in/DIGITAL_TOP.def"

但是現(xiàn)在innovus升級(jí)并放棄了fp_file的加載方式,當(dāng)然也可以用老版本的EDI9.1及以前版本來(lái)加入fp_file,然后轉(zhuǎn)存為新版本,這方式明顯沒(méi)有必要。正如下log提示所說(shuō),檢查log是非常好的工程師習(xí)慣。

Input floorplan file is too old and is not supported in EDI 10.1 and newer.

You can use EDI 9.1 and before to read it in, then save again to create new version.

小編的直覺(jué)告訴我,先去看看同學(xué)保存的def文件是哪個(gè)def版本?

7b277d0c-b38f-11ee-8b88-92fbcf53809c.png

同學(xué)保存方式如下:

7b2ae924-b38f-11ee-8b88-92fbcf53809c.png

那么請(qǐng)問(wèn)如何解決?請(qǐng)大家加入景芯訓(xùn)練營(yíng)實(shí)踐。

景芯SoC用了很多異步FIFO,關(guān)注異步RTL實(shí)現(xiàn)的同學(xué),可以抓取異步FIFO出來(lái)看一下版圖連線(xiàn):

7b66fb9e-b38f-11ee-8b88-92fbcf53809c.png

查看下所有異步FIFO cell的面積;

dbget [dbget top.insts.pstatus unplaced -p].area

查下所有異步FIFO的cell的名字:

dbget [dbget top.insts.pstatus unplaced -p].name

那么怎么抓出異步路徑來(lái)觀(guān)察版圖走線(xiàn)呢?如何讓report_timing呢?更多內(nèi)容參見(jiàn)知識(shí)星球和SoC訓(xùn)練營(yíng)。

審核編輯:湯梓紅

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原文標(biāo)題:低功耗設(shè)計(jì)之Power Switch Cell

文章出處:【微信號(hào):全棧芯片工程師,微信公眾號(hào):全棧芯片工程師】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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