就數(shù)字設(shè)計實現(xiàn)而言，RTL-to-GDSII流程中的每一步都涉及海量計算。在SoC級別，開發(fā)者需要評估數(shù)百個分區(qū)的各種版圖規(guī)劃選項，從而更大限度減少互連中的延遲并提高效率。確定了版圖規(guī)劃后，需要在每個分區(qū)中繼續(xù)執(zhí)行其余步驟，直到完成整個芯片的實現(xiàn)與簽核環(huán)節(jié)。每個步驟的算力需求本身就很高，再乘以分區(qū)的數(shù)量，不禁讓人懷疑：傳統(tǒng)上用于數(shù)字設(shè)計的CPU是否已難堪重任？GPU能否替代CPU滿足這樣的算力需求？

目前，GPU以其在人工智能（AI）/機(jī)器學(xué)習(xí)（ML）、游戲以及高性能計算等領(lǐng)域處理極具挑戰(zhàn)性的工作負(fù)載的強(qiáng)大能力而備受推崇。隨著芯片設(shè)計趨向更大尺寸與更高復(fù)雜性，將GPU的應(yīng)用范圍延伸到數(shù)字芯片設(shè)計實現(xiàn)領(lǐng)域，或許正當(dāng)其時。

EDA工作負(fù)載面臨的CPU算力瓶頸

CPU一直被譽(yù)為計算機(jī)的“大腦”?，F(xiàn)代CPU集成了數(shù)十億個晶體管和多個處理內(nèi)核，適合執(zhí)行各種任務(wù)，并且處理速度極快。另一方面，GPU最初是為了特定用途而設(shè)計的，但隨著時間推移，GPU也逐漸演變?yōu)槟軌驈V泛用于并行處理任務(wù)的通用處理器了。

傳統(tǒng)上，電子設(shè)計自動化（EDA）的工作負(fù)載主要在基于x86架構(gòu)的CPU上運(yùn)行。然而，Multi-Die等復(fù)雜架構(gòu)的普及，使得CPU的算力逐漸接近極限。考慮到芯片開發(fā)團(tuán)隊經(jīng)常面臨產(chǎn)品上市時間的壓力，任何能加速芯片設(shè)計流程的工具和技術(shù)都將極具價值。在驗證和分析階段，由于GPU的卓越計算性能，新思科技的PrimeSim和VCS仿真流程已經(jīng)實現(xiàn)了顯著的速度提升。盡管GPU并不適用于數(shù)字設(shè)計流程中的所有環(huán)節(jié)，但它在某些特定任務(wù)中無疑能夠提供速度上的優(yōu)勢。

在數(shù)據(jù)中心，每個機(jī)箱平均部署64至128個先進(jìn)高性能x86 CPU內(nèi)核，部分機(jī)箱甚至有多達(dá)200個內(nèi)核。某些任務(wù)需求對內(nèi)核數(shù)量要求更高，因此需要多個機(jī)箱協(xié)同進(jìn)行分布式處理。但如果網(wǎng)速不匹配，這種分布式處理就會帶來額外的通信成本。RTL-to-GDSII流程和優(yōu)化技術(shù)中包含許多相互依賴的關(guān)系。要成功并行執(zhí)行流程中的每個作業(yè)，進(jìn)行分布式處理的各個CPU機(jī)箱之間必須能夠非常快速地完成數(shù)據(jù)共享，不能有任何延遲。然而在實際情況中，網(wǎng)絡(luò)延遲對處理周期時間有著顯著影響，進(jìn)而導(dǎo)致整個RTL-to-GDSII流程的分布式并行難以達(dá)到理想效果。

另一方面，GPU內(nèi)核可以輕松地進(jìn)行擴(kuò)展。由于每個GPU內(nèi)核承擔(dān)的操作較少而且體積極小，一個插槽內(nèi)可以集成數(shù)萬個內(nèi)核，這樣便可在占用空間可控的情況下，提供強(qiáng)大的處理能力。那些能從大規(guī)模并行處理中受益的任務(wù)非常適合交由GPU處理。然而，這些任務(wù)通常需要是單向的，因為任何需要決策和迭代的任務(wù)都會減慢處理速度，“或者/并且”需要返回CPU進(jìn)行復(fù)雜的“if then else”條件判斷邏輯。這就意味著，在RTL-to-GDSII數(shù)字實現(xiàn)流程中，并非所有任務(wù)都適合用GPU來執(zhí)行。

通過GPU加速來加快布局過程

在數(shù)字設(shè)計流程中，自動布局是一項已經(jīng)在GPU上得到充分應(yīng)用并顯示出巨大潛力的任務(wù)。新思科技的Fusion Compiler采用了GPU加速布局技術(shù)，在商業(yè)環(huán)境下的原型測試中，相較于傳統(tǒng)CPU，已經(jīng)證明了其在縮短周轉(zhuǎn)時間方面的顯著優(yōu)勢：

38秒即可完成一個3nm GPU流式多處理器設(shè)計的布局，其中包含140萬個可布局標(biāo)準(zhǔn)單元和20個可布局硬宏，相比之下，CPU驅(qū)動的布局需要13分鐘才能完成

82秒即可完成一個12nm汽車CPU設(shè)計的布局，其中包含290萬個可布局標(biāo)準(zhǔn)單元和200個可布局硬宏，相比之下，CPU驅(qū)動的布局需要19分鐘才能完成

結(jié)合新思科技AI驅(qū)動的設(shè)計空間優(yōu)化解決方案DSO.ai，我們預(yù)計在保持相同完成時間線的前提下，將AI驅(qū)動型搜索空間擴(kuò)大15至20倍。這一進(jìn)步有望幫助開發(fā)團(tuán)隊在功耗、性能和面積（PPA）方面實現(xiàn)更卓越的設(shè)計成果。

在數(shù)字設(shè)計的多個實施步驟中，版圖規(guī)劃和布局對最終設(shè)計的功耗、性能和面積（PPA）有著重大影響，因此這兩個步驟是最需要進(jìn)行廣泛探索的環(huán)節(jié)。即便GPU計算資源通常與高性能CPU計算集群分離，我們也能預(yù)見，在基于GPU的布局技術(shù)支持下，開發(fā)者能夠高效完成工作。然而，在RTL-to-GDSII的整個實施流程中，如果其他環(huán)節(jié)存在即時或交替的GPU加速需求，設(shè)計數(shù)據(jù)在CPU與GPU集群之間的傳輸所引入的延遲，會對吞吐量產(chǎn)生影響。

新型數(shù)據(jù)中心SoC正在設(shè)計中引入CPU與GPU資源間的統(tǒng)一內(nèi)存，以處理TB級的工作負(fù)載。得益于這類新興架構(gòu)，利用GPU加速時不再需要移動設(shè)計數(shù)據(jù)，我們也能進(jìn)一步思考GPU加速還可以應(yīng)用在數(shù)字設(shè)計流程的哪些其他方面。特別是當(dāng)開發(fā)者能夠?qū)PU與AI驅(qū)動的實施工具結(jié)合使用時，那必將實現(xiàn)更快的探索、更廣的范圍以及更優(yōu)的結(jié)果。此外，新思科技的AI驅(qū)動型全棧式EDA解決方案Synopsys.ai，能夠助力開發(fā)者實現(xiàn)更佳的性能、功耗與面積（PPA）結(jié)果、更快達(dá)成目標(biāo)、并顯著提升開發(fā)效率、實現(xiàn)更高的工程生產(chǎn)力，我們可以預(yù)見GPU加速技術(shù)的加入將進(jìn)一步革新芯片設(shè)計領(lǐng)域。

總結(jié)

在芯片設(shè)計流程的仿真階段，GPU的運(yùn)用已司空見慣，數(shù)字設(shè)計流程的其他部分也將逐漸展現(xiàn)出利用GPU加速的潛力。面對大型芯片或Multi-Die這類復(fù)雜架構(gòu)，CPU在運(yùn)行RTL-to-GDSII流程時的算力已接近飽和，難以滿足所期望的處理速度。而GPU以其卓越的可擴(kuò)展性和處理能力，有望實現(xiàn)更快的設(shè)計周期和更佳的芯片性能。在使用GPU加速的布局工具進(jìn)行的原型設(shè)計測試中，布局速度已實現(xiàn)高達(dá)20倍的提升。隨著AI技術(shù)逐步融入EDA流程中，GPU的加入將顯著提升功耗、面積和性能（PPA）指標(biāo)，同時縮短產(chǎn)品上市時間。