近日，IEEE電子元件與技術(shù)會(huì)議（ECTC，IEEE Electronic Components and Technology Conference，https://ectc.net/）的研究人員推動(dòng)了這項(xiàng)技術(shù)的發(fā)展，這項(xiàng)技術(shù)對(duì)尖端處理器和存儲(chǔ)器至關(guān)重要。這項(xiàng)技術(shù)被稱為混合鍵合，它將兩個(gè)或多個(gè)芯片堆疊在同一封裝中，使芯片制造商能夠增加處理器和存儲(chǔ)器中的晶體管數(shù)量，盡管曾經(jīng)定義摩爾定律的傳統(tǒng)晶體管收縮速度普遍放緩。來自主要芯片制造商和大學(xué)的研究小組展示了各種艱難的改進(jìn)，其中一些——包括Applied Materials公司、Imec、英特爾和索尼——顯示的結(jié)果可能會(huì)導(dǎo)致3D堆疊芯片之間的連接密度創(chuàng)紀(jì)錄，每平方毫米硅中約有700萬個(gè)鏈路。

英特爾的Yi Shi告訴ECTC的工程師，由于半導(dǎo)體進(jìn)步的新性質(zhì)，所有這些連接都是必要的。正如英特爾技術(shù)開發(fā)總經(jīng)理Ann Kelleher在2022年向IEEE Spectrum解釋的那樣，摩爾定律現(xiàn)在由一個(gè)稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO，system technology co-optimization）的概念所支配。在STCO中，芯片的功能（例如緩存、輸入/輸出和邏輯）被分離出來，并使用最佳的制造技術(shù)進(jìn)行制造。混合鍵合和其他先進(jìn)的封裝技術(shù)可以將它們重新組裝，使它們像一塊硅一樣工作。但只有高密度的連接才能實(shí)現(xiàn)這一點(diǎn)，這種連接可以在幾乎沒有延遲或能耗的情況下在硅片之間傳送比特。

混合鍵合并不是目前唯一一種先進(jìn)的封裝技術(shù)，但它提供了最高密度的垂直連接。Besi公司技術(shù)高級(jí)副總裁Chris Scanlan表示，混合鍵合在ECTC上占據(jù)主導(dǎo)地位，約占所展示研究的五分之一，該公司的工具是多項(xiàng)突破的幕后推手。

在混合鍵合中，銅焊盤構(gòu)造在每個(gè)芯片的頂面上。銅被絕緣層（通常是氧化硅）包圍，焊盤本身略微凹進(jìn)絕緣層表面。氧化物經(jīng)過化學(xué)改性后，將兩個(gè)芯片面對(duì)面壓在一起，使凹進(jìn)的焊盤相互對(duì)齊。然后慢慢加熱這個(gè)夾層，使銅膨脹到間隙處，連接兩個(gè)芯片。

混合鍵合既可以將單個(gè)芯片連接到一個(gè)裝滿更大尺寸芯片的晶圓上，也可以用于將兩個(gè)裝滿相同尺寸芯片的晶圓粘合在一起，后者比前者更為成熟，部分原因是它在相機(jī)芯片中的應(yīng)用。例如，Imec報(bào)道了一些有史以來密度最高的晶圓對(duì)晶圓（WoW）鍵合，鍵合距離（或間距）僅為400納米。同一研究中心在芯片對(duì)晶圓 (CoW) 場景中實(shí)現(xiàn)了 2 微米間距。（當(dāng)今商用芯片的連接間距約為 9 微米。）

法國研究機(jī)構(gòu)CEA Leti集成與封裝科學(xué)負(fù)責(zé)人Jean-Charles Souriau表示：“有了現(xiàn)有的設(shè)備，晶圓對(duì)晶圓比對(duì)芯片對(duì)晶圓更容易，大多數(shù)微電子工藝都是針對(duì) [整片] 晶圓進(jìn)行的。”然而，在AMD的Epyc系列等高端處理器中，芯片對(duì)晶片（或芯片對(duì)晶片）引起了轟動(dòng)，該技術(shù)用于在其先進(jìn)的CPU和人工智能加速器中組裝計(jì)算核心和緩存。

為了推動(dòng)兩種方案的間距越來越緊密，研究人員專注于使表面稍微平坦一些，使粘合的晶圓更好地粘在一起，并減少整個(gè)過程的時(shí)間和復(fù)雜性。做好這一切最終可能意味著芯片設(shè)計(jì)方式的革命。

在報(bào)告中，我們看到了最緊密間距（500納米至360納米）的晶圓對(duì)晶圓 (WoW) 研究，它們都在一件事上投入了大量精力：平整度。要以100納米級(jí)的精度將兩片晶圓結(jié)合在一起，整個(gè)晶圓必須幾乎完全平整。如果它彎曲或扭曲，整個(gè)材料部分就無法連接。

平整晶圓是一種稱為化學(xué)機(jī)械平坦化（CMP，chemical mechanical planarization）的工藝。這通常是芯片制造的關(guān)鍵，尤其是對(duì)于在晶體管上方生產(chǎn)互連層的工藝部分。

Souriau說：“CMP是我們必須控制混合鍵合的一個(gè)關(guān)鍵參數(shù)?！苯赵贓CTC上公布的結(jié)果將CMP提升到了另一個(gè)水平，不僅使整個(gè)晶片變平，而且只減少了銅焊盤之間絕緣層上的納米圓度，以確保更好的連接。

其他研究的重點(diǎn)是通過實(shí)驗(yàn)不同的表面材料，如碳氮化硅而不是氧化硅，或者使用不同的方案來化學(xué)激活表面。最初，當(dāng)晶圓或芯片被壓在一起時(shí)，它們會(huì)通過相對(duì)較弱的氫鍵固定在一起，而重點(diǎn)是確保在粘合和后續(xù)步驟之間一切都保持原位。然后，粘合的晶圓和芯片會(huì)慢慢加熱（這一過程稱為退火），以形成更強(qiáng)的化學(xué)鍵。這些鍵到底有多強(qiáng)——以及如何弄清楚——是ECTC大量研究的主題。

最終的鍵合強(qiáng)度也部分來自于銅連接。退火步驟使銅擴(kuò)展穿過間隙以形成導(dǎo)電橋。三星的Seung Ho Hahn解釋說，控制這種差距的大小是關(guān)鍵。間隙太大，銅無法連接。太少會(huì)把晶圓推開。這是一個(gè)納米的問題，Hahn報(bào)道了一種新的化學(xué)工藝的研究，希望通過一次蝕刻掉一個(gè)原子層的銅來實(shí)現(xiàn)這一目標(biāo)。

連接的質(zhì)量也很重要。即使在銅膨脹之后，大多數(shù)方案也表明金屬的晶粒邊界不會(huì)從一側(cè)跨越到另一側(cè)。這種跨越降低了連接的電阻，并應(yīng)能提高其可靠性。日本東北大學(xué)的研究人員報(bào)告了一種新的冶金方案，該方案最終可以生成跨越邊界的大型單晶銅?！斑@是一個(gè)巨大的變化，” 東北大學(xué)副教授 Takafumi Fukushima說，“我們現(xiàn)在正在分析其背后的原因?！?/p>

其他實(shí)驗(yàn)集中在簡化混合鍵合過程上。一些人試圖降低形成鍵所需的退火溫度——通常在300°C左右——這是因?yàn)橛锌赡芙档烷L期加熱對(duì)芯片造成損壞的風(fēng)險(xiǎn)。Applied Materials公司的研究人員介紹了一種從根本上減少退火時(shí)間的方法的進(jìn)展——從幾個(gè)小時(shí)減少到5分鐘。

晶圓上芯片(CoW) 混合鍵合目前對(duì)工業(yè)界更有用：它允許芯片制造商將不同大小的芯片堆疊在一起，并在將每個(gè)芯片綁定到另一個(gè)芯片之前對(duì)其進(jìn)行測試，確保它們不會(huì)因單個(gè)有缺陷的部件而導(dǎo)致昂貴的CPU發(fā)生致命故障。

但CoW具有WoW的所有困難，而且緩解困難的選項(xiàng)較少。例如，CMP旨在使晶圓平整，而不是使單個(gè)芯片平整。一旦芯片從源晶圓上切下并經(jīng)過測試，就很難再提高其鍵合準(zhǔn)備度。

盡管如此，英特爾報(bào)告稱，CoW混合鍵間距為3μm，而Imec則實(shí)現(xiàn)了2μm，主要是通過在轉(zhuǎn)移的管芯仍附著在晶片上時(shí)使其非常平坦，并保持其在后續(xù)過程中格外清潔來實(shí)現(xiàn)的。兩個(gè)小組的工作都使用了等離子體蝕刻來切割模具，而不是通常使用專用刀片的方法。等離子不會(huì)導(dǎo)致邊緣碎裂，從而產(chǎn)生干擾連接的碎屑。它還允許Imec團(tuán)隊(duì)塑造芯片，制作倒角，以減輕可能破壞連接的機(jī)械應(yīng)力。

幾位研究人員告訴IEEE Spectrum，CoW混合鍵合將對(duì)高帶寬存儲(chǔ)器（HBM，high-bandwidth memory）的未來至關(guān)重要。HBM是控制邏輯芯片頂部的DRAM芯片堆棧，目前高度為8到12個(gè)芯片。HBM通常與高端GPU放在同一個(gè)封裝中（https://spectrum.ieee.org/intel-gaudi-3），對(duì)于提供運(yùn)行ChatGPT等大型語言模型所需的海量數(shù)據(jù)至關(guān)重要。如今，HBM芯片采用所謂的微凸塊技術(shù)堆疊，其中每層之間的微小焊球被有機(jī)填充物包圍。

但隨著人工智能將內(nèi)存需求推得更高，DRAM制造商希望在HBM芯片上做20層或更多。然而，微凸塊占用的體積意味著這些堆棧很快就會(huì)太高，無法與GPU一起封裝?；旌湘I合不僅可以縮小HBM的高度，還可以使封裝中的多余熱量更容易排出，因?yàn)槠鋵又g的熱阻更小。

在ECTC，三星的工程師展示了混合鍵合方案可以制作16層HBM堆疊。三星的高級(jí)工程師Hyeonmin Lee說：“我認(rèn)為使用這種技術(shù)可以制造20層以上的堆疊?！?/p>

其他新的CoW技術(shù)可能有助于為高帶寬存儲(chǔ)器帶來混合綁定。Souriau說，盡管他們沒有在ECTC進(jìn)行這方面的研究，但CEA Leti的研究人員正在研究所謂的自對(duì)準(zhǔn)技術(shù)。這將有助于使用化學(xué)過程確保CoW連接。每個(gè)表面的某些部分將變得疏水，某些部分將變得親水，從而使表面能夠自動(dòng)滑入到位。

在ECTC，日本東北大學(xué)和雅馬哈機(jī)器人公司的研究人員報(bào)告了類似方案的研究，利用水的表面張力在實(shí)驗(yàn)性DRAM芯片上對(duì)準(zhǔn)5微米焊盤，精度優(yōu)于50納米。

混合鍵合能走多遠(yuǎn)？

研究人員幾乎肯定會(huì)繼續(xù)推動(dòng)混合鍵合連接的發(fā)展。臺(tái)灣半導(dǎo)體制造有限公司（Taiwan Semiconductor Manufacturing Co.）的探索項(xiàng)目經(jīng)理Han-Jong Chia告訴ECTC的工程師，200納米的WoW間距不僅是可能的，也是可取的。臺(tái)積電計(jì)劃在兩年內(nèi)推出一種名為“背面供電”的技術(shù)（https://spectrum.ieee.org/next-gen-chips-will-be-powered-from-below）。（英特爾計(jì)劃在今年年底推出）這項(xiàng)技術(shù)將芯片的大塊功率傳輸互連置于硅下方，而不是硅上方。臺(tái)積電研究人員計(jì)算，有了這些互連，最高層的互連可以更好地連接到更小的混合鍵合焊盤。采用200納米鍵合焊盤的背面供電將大幅降低3D連接的電容，以至于能效和信號(hào)延遲的乘積將是400納米鍵合焊盤所能實(shí)現(xiàn)的乘積的九倍。

Chia表示，在未來的某個(gè)時(shí)候，如果鍵距進(jìn)一步縮小，那么“折疊”電路塊使其跨兩個(gè)晶圓構(gòu)建可能變得切實(shí)可行。這樣，塊內(nèi)的一些較長的連接可能會(huì)通過垂直路徑縮短，從而有可能加快計(jì)算速度并降低功耗。

并且混合鍵合可能不限于硅。CEA Leti的Souriau表示：“如今硅對(duì)硅晶圓的開發(fā)取得了很大進(jìn)展，但我們也在尋求在氮化鎵和硅晶圓以及玻璃晶圓之間進(jìn)行混合鍵合……一切都在一切之上。”他的組織甚至提出了量子計(jì)算芯片混合鍵合的研究，包括排列和鍵合超導(dǎo)鈮而不是銅。

“很難說極限在哪里，”Souriau 說，“事情發(fā)展得太快了?！?/p>

審核編輯：彭菁