LVDS的GCLK接收方案-v1
在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產(chǎn)生兩個時鐘，一個是fast_clk，一個是slow_clk,分別用于處理串行數(shù)據(jù)和并行數(shù)據(jù)。
但是如果LVDS的速率比較低時，另外想通過去掉PLL來節(jié)省功耗時，也可以直接用lvds_rx_clk直接走GCLK的方式來處理。下面我們來說明一下：
硬件環(huán)境如下：
打開interface在里面設(shè)置LVDS
LVDS的時鐘接收Connection Type選擇gclk。
對于數(shù)據(jù)設(shè)置串化因子為2，并輸入Parallel Clock名字為上面定義的時鐘。
在一切都設(shè)置好之后需要生成約束。但是會報以下錯誤。
但是解決辦法是有的。在工程目錄下新建pt_rule.ini文件，輸入lvds_rule_rx_pll_refclk,再次生成結(jié)束可以正常。
另外注意在發(fā)送過程中發(fā)送的數(shù)據(jù)存在高低位需要順序取反的問題。
程序框圖如下：
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