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芯片后仿真要點

全棧芯片工程師 ? 來源:全棧芯片工程師 ? 2024-10-23 09:50 ? 次閱讀
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INNOVUS/ICC2吐出的netlist經(jīng)過Formal/LEC驗證后,Star-RC/QRC抽取RC寄生參數(shù)文件并讀入到Tempus/PT分別做func/mbist/scan時序sign-off,寫出SDF3.0用以后仿真,搭建后仿真的驗證環(huán)境,添加sc/io/macro的verilog model,仿真輸出VCD給Redhawk/Voltus做功耗/IR Drop分析。本文簡要敘述下后仿真要點:

-debug選項,為了導(dǎo)出VPD通常選擇-debug_pp;

f4495e44-90c0-11ef-a511-92fbcf53809c.png

-R表示編譯之后立即運行仿真;

-gui表示在仿真0時刻打開DVE界面;

-l表示記錄編譯過程日志,后跟日志文件名;

+incdir+表示文件搜索路徑;

+v2k表示支持verilog 2001標(biāo)準(zhǔn);

-top設(shè)置編譯頂層模塊,后跟頂層module名,不是文件名;

-negdelay

f474b4a4-90c0-11ef-a511-92fbcf53809c.png

SDF文件中有負(fù)延遲時,若不加-negdelay會出現(xiàn)SDF Error: SDF Error: NegativeDELAY ignored and replaced by 0.

即VCS將負(fù)延時忽略,用0取代負(fù)值。加參數(shù)-negdelay 可消除負(fù)延遲導(dǎo)致的error,變成warning,但最終都不影響設(shè)計。

SDF Warning:Negative IOPATH DELAY A to Y ignored.

+neg_tchk支持負(fù)延遲檢查,主要是檢查holdtime,否則反標(biāo)中會把負(fù)值忽略為0

f48cdfca-90c0-11ef-a511-92fbcf53809c.png

標(biāo)準(zhǔn)單元庫文件有兩種,譬如tsmc18_neg和tsmc18,前者支持neg_tchk負(fù)延時檢查,后者不支持。因為hold time check的值是負(fù)的,所以要進(jìn)行negative timingcheck,否則默認(rèn)將會使負(fù)值的hold time check改為0。為了滿足對hold time負(fù)值的檢查,在vcs仿真時需加上+neg_tchk這個option。

如果不加的話會產(chǎn)生下面的問題:

f4a29310-90c0-11ef-a511-92fbcf53809c.png

+maxdelays用SDF文件中的延遲,取代仿真庫中的延時(仿真庫中通常是建立時間1ns,保持時間0.5ns),取SDF文件中的最大延遲;

+mindelays用SDF文件中的延遲,取代仿真庫中的延時,取SDF文件中的最小延遲(保持時間檢查);

實際上,我們會出ss、ff、tt等數(shù)個sdf,每個sdf里面都只有類似{max::max}形式,因此,每個sdf只對應(yīng)一種ss或ff形式的延時反標(biāo)。

+sdfverbose顯示所有的sdf反標(biāo)錯誤

+no_notifier關(guān)閉時序檢查函數(shù)中的不定態(tài)生成傳播,即通過這個參數(shù),如果有時序違規(guī),控制臺會報告,但不會影響邏輯功能的正確輸出。

+nospecify 消除所有延遲,只做網(wǎng)表的功能仿真可以用;

+notimingchecks只是消除延遲違規(guī)斷言,避免輸出不定態(tài),但延遲還在。因此+nospecify的作用包括了+notimingchecks;

f4d86a62-90c0-11ef-a511-92fbcf53809c.png

注意:+nospecify,加上該選項之后,所有的線延遲以及標(biāo)準(zhǔn)單元verilog文件中的固有延遲都沒有了,如果只是單純的不加sdf文件的話,標(biāo)準(zhǔn)單元verilog文件中的specify延遲還是有的。

+delay_mode_zero: Change all the delay specifications on all gates,switches, and continuous assignments to zero and change all module path delays to zero.

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原文標(biāo)題:芯片后仿(一)

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