以下文章來源于半導(dǎo)體行業(yè)觀察編譯自digitimes

在2024年底剛開過IEDM的主題演講（keynote speech），二維場效電晶體（2D Field Effect Transistor；2D FET）及奈米碳管（carbon nanotube）被提起可能成為邏輯制程的未來技術(shù)。

納米碳管FET在1998年被倡議后，逾1/4世紀(jì)終于初露曙光，原因是奈米碳管的管徑在制造過程中已經(jīng)可以被有效控制。但是我認(rèn)為2D FET是可能性更高的未來邏輯制程技術(shù)；除了產(chǎn)業(yè)界努力的推進研發(fā)之外，學(xué)術(shù)界對于2D材料地毯式的搜索以及物理、化學(xué)定性也發(fā)揮相當(dāng)大的作用。

2D FET是2D維材料—僅有單層（monolayer）原分子的構(gòu)造—做為溝道（channel）材料的FET。1個FET中，一邊有源極（source）做為訊號載子（carriers；可以是電子或電洞）的來源，其傳導(dǎo)性質(zhì)是金屬；中間是硅，傳導(dǎo)性質(zhì)是半導(dǎo)體；另一邊是漏極（drain），用來收集載子，其傳導(dǎo)性質(zhì)也是金屬。通道上的是二氧化硅，再上層的是柵極（gate），傳導(dǎo)性質(zhì)是導(dǎo)電的。閘極施加電壓超過閾值電壓（threshold voltage）后，其電場會影響底下半導(dǎo)體的能帶（bandgap）分布，令其變成導(dǎo)體，載子就可以從源極流經(jīng)通道抵達漏極被收集。

2D FET就是用2D半導(dǎo)體材料來替代硅半導(dǎo)體，這實在是一次半導(dǎo)體產(chǎn)業(yè)本質(zhì)上的顛覆：原來選擇矽晶圓材料最主要的理由就是硅是最合適的通道半導(dǎo)體材料，現(xiàn)在還使用硅當(dāng)基材的原因則是過去圍繞著硅所發(fā)展出來龐大的工程制造體系以及設(shè)備和智財。體系和投資都太龐大了，輕易動不得。

為什么要使用2D半導(dǎo)體材料呢？這一切都要從短道效應(yīng)（Short Channel Effect；SCE）談起。SCE是指制程微縮時，通道的長度隨之變短，因而產(chǎn)生對原先FET設(shè)計時預(yù)期功能的負(fù)面效應(yīng)。原因是通道兩邊源極和汲極的電性已開始影響二者中間通道的性能表現(xiàn)了。

SCE并不是新課題，它從80年代開始、或者1um制程時就開始對制程微縮的工程形成持續(xù)的挑戰(zhàn)。1um有多「短」？硅的共價鍵長度是0.234um，1um是400多個硅原子，理論上它就是個塊材（bulk materials），但是IC設(shè)計工程師就發(fā)現(xiàn)汲極感應(yīng)勢壘降低（Drain-Induced Barrier Lowering；DIBL ）、閾值電壓滾降（threshold voltage roll-off）及亞閾值露電增加（increased subthreshold leakage）。用白話說，F(xiàn)ET不太受控制，電壓沒提升到設(shè)定值就自行部分開啟，漏電了。

到了0.5um問題變得更加尖銳，除了以上的問題，因為通道變得更短，另外還產(chǎn)生熱載子注入（hot carrier injection）—載子因源極和汲極的高電場、克服材料位勢，跑到它不應(yīng)該去的地方，譬如通道上方的氧化層，降低FET元件的性能及可靠性。

這些問題就是邏輯制程微縮所要面臨的主要挑戰(zhàn)之一。早期的解決方案包括輕摻雜汲極（lightly doped drain）、柵氧化層厚度的改進（refinements in gate oxide thickness）、對通道的施以應(yīng)力（strained channel）以提高其電子遷移率（electron mobility） 、逆行井（retrograde well）、光環(huán)植入（halo implant）、雙柵極氧化物（dual gate oxides）、淺構(gòu)槽隔離（shallow trench isolation）等原先等較傳統(tǒng)的半導(dǎo)體工程手段。

到了更近年，問題益發(fā)嚴(yán)峻，比較不同的工程辦法產(chǎn)生了：一是采用不同的材料，譬如以金屬氮化鈦（TiN）替代導(dǎo)電的復(fù)晶（polysilicon），并佐以高介電質(zhì)材料（ high k dielectric materials）二氧化鉿（HfO2）代替原先氧化層的材料二氧化矽，用以重拾對通道開關(guān)電流的控制。

另一個方向是大幅改造FET的結(jié)構(gòu)，譬如在14nm變?yōu)橹髁鞯腇inFET（鮨式FET），其本身就是3D結(jié)構(gòu)，用以替代原先的2D平面結(jié)構(gòu)（2D planar），這樣的想法持續(xù)進行中，包括現(xiàn)在正在量產(chǎn)的GAA nanosheet（環(huán)柵奈米片）以及未來的CFET（complementary FET；將NFET及PFET以堆疊而非并排的方式結(jié)合，以節(jié)省一半的晶粒尺寸），都是以新的結(jié)構(gòu)來持續(xù)推進FET的效能、功耗以及面積的表現(xiàn)。

這方面的制程推進雖然與beyond Moore的先進封裝不同而被稱為more Moore，但是可以發(fā)現(xiàn)現(xiàn)在其技術(shù)創(chuàng)造經(jīng)濟價值的方法，已與較狹義的微縮以及傳統(tǒng)半導(dǎo)體工程手段的方式有所不同：是利用新材料、新元件架構(gòu)乃至于新物理機制創(chuàng)造新經(jīng)濟價值。這也意味著半導(dǎo)體研發(fā)競爭開啟典范轉(zhuǎn)移的新篇章。