2025年2月28日，西門子 EDA 將攜最新 Veloce proFPGA CS 系列原型驗證平臺亮相2025玄鐵 RISC-V 生態(tài)大會。作為業(yè)內首個基于 AMD Versal VP1902 自適應計算芯片的商用原型驗證解決方案，Veloce proFPGA CS 憑借其靈活的多 FPGA 擴展能力、超高性能和智能化工具鏈，正在成為 RISC-V 生態(tài)開發(fā)者加速芯片設計驗證的關鍵引擎。

大會亮點前瞻：

與專家零距離探索驗證新范式

此次大會期間，西門子 EDA 將在展位設立“原型驗證創(chuàng)新體驗區(qū)”，為參會者提供三大核心價值：

技術講座：資深工程師揭秘 VeloceproFPGA CS 如何幫助完成超大規(guī)模驗證，分享客戶成功案例

現(xiàn)場 Demo：基于6顆 VP1902 的 proFPGA CS 原型系統(tǒng)演示 RISC-V 多核異構系統(tǒng)，展示自動分割工具的高效性與精準性

一對一咨詢：針對用戶當前項目的痛點，提供定制化的原型驗證方案建議

RISC-V 生態(tài)爆發(fā)下的驗證痛點：

VeloceproFPGA CS 的破局之道

隨著 RISC-V 架構在 AIoT、高性能計算、汽車電子等領域的廣泛應用，芯片設計的復雜度呈指數(shù)級增長。傳統(tǒng)仿真工具受限于速度和容量，而多 FPGA 原型驗證因其接近真實硬件的運行速度，成為大規(guī)模芯片設計驗證的剛需。如何實現(xiàn) FPGA 資源的動態(tài)擴展、解決多芯片間信號同步難題，并降低原型開發(fā)的門檻，依然是行業(yè)亟待突破的瓶頸。

Veloce proFPGA CS 系列直擊這一痛點。作為業(yè)界首個搭載 AMD Versal VP1902 自適應計算芯片的商用平臺，其單顆芯片即可提供高達1,800萬邏輯單元等，而通過6顆 FPGA 的級聯(lián)擴展，用戶可輕松應對超大規(guī)模 SoC（如多核 RISC-V 處理器集群）原型驗證的需求。VP1902 芯片獨特的自適應計算架構（ACAP）進一步融合了可編程邏輯、AI 引擎和高速互聯(lián)，顯著提升原型驗證需要的并行處理能力，尤其適合需要實時數(shù)據(jù)吞吐的 AI 加速器或 5G 基帶芯片等的驗證場景。

VeloceproFPGA CS

三大核心優(yōu)勢：靈活、高效、智能

模塊化硬件架構：覆蓋全場景驗證需求

自動化工具鏈：讓原型開發(fā)周期縮短50%

生態(tài)兼容性：無縫對接 RISC-V 開發(fā)環(huán)境

關于西門子 EDA Veloce

Veloce 是西門子 EDA 業(yè)界領先的硬件仿真加速與 FPGA 原型驗證平臺，提供高性能、可擴展的解決方案，支持從 IP 到系統(tǒng)級的芯片設計驗證。其獨特的軟硬件協(xié)同優(yōu)化能力，加速 AI、5G、汽車等復雜 SoC 芯片的開發(fā)和驗證，上市進程。