DDR內(nèi)存控制器是一個高度集成的組件，支持多種DDR內(nèi)存類型（DDR2、DDR3、DDR3L、LPDDR2），并通過精心設(shè)計的架構(gòu)來優(yōu)化內(nèi)存訪問效率。

DDR內(nèi)存控制器架構(gòu)

AXI內(nèi)存端口接口（DDRI）：該部分負(fù)責(zé)處理與多個AXI主設(shè)備之間的通信。通過四個64位的同步AXI接口，DDRI能夠同時服務(wù)多個AXI主設(shè)備，每個接口都配備了專用的交易FIFO，以確保數(shù)據(jù)的高效傳輸和緩存。

核心控制器與事務(wù)調(diào)度器（DDRC）：DDRC是DDR內(nèi)存控制器的核心，它包含兩個32條目的內(nèi)容可尋址存儲器（CAMs），用于執(zhí)行DDR數(shù)據(jù)服務(wù)調(diào)度，以最大化DDR內(nèi)存的效率。此外，它還提供了低延遲的飛線通道（fly-by channel），允許直接訪問DDR內(nèi)存而無需經(jīng)過CAM，從而進一步減少延遲。

數(shù)字PHY控制器（DDRP）：DDRP負(fù)責(zé)處理來自控制器的讀寫請求，并將這些請求轉(zhuǎn)換為符合目標(biāo)DDR內(nèi)存時序約束的特定信號。這些信號通過數(shù)字PHY連接到DDR引腳，最終與DDR設(shè)備通過PCB信號跡線直接相連。

訪問機制

AXI端口分配：系統(tǒng)通過DDRI的四個64位AXI內(nèi)存端口訪問DDR內(nèi)存。其中，一個端口專用于CPU和ACP的L2緩存，兩個端口專用于AXI_HP接口，第四個端口則由AXI互連上的所有其他主設(shè)備共享。

仲裁機制：DDRI負(fù)責(zé)仲裁來自八個端口（四個讀端口和四個寫端口）的請求。仲裁器基于請求的等待時間、請求的緊急程度以及請求是否與前一個請求在同一頁面內(nèi)等因素來選擇請求，并將其傳遞給DDR控制器和事務(wù)調(diào)度器（DDRC）。

讀寫流程：讀寫請求通過DDRC的單一接口傳遞。讀請求包括一個標(biāo)簽字段，該字段與從DDR返回的數(shù)據(jù)一起返回，以便于數(shù)據(jù)的匹配和確認(rèn)。DDR控制器PHY（DDRP）則負(fù)責(zé)驅(qū)動DDR事務(wù)的完成。

整個DDR內(nèi)存控制器通過精心設(shè)計的接口和調(diào)度機制，實現(xiàn)了對多種DDR內(nèi)存類型的支持，并優(yōu)化了內(nèi)存訪問的效率和性能。無論是通過AXI接口的并行處理能力，還是通過DDRC和DDRP的精細(xì)調(diào)度和物理層處理，都確保了系統(tǒng)能夠高效、可靠地訪問DDR內(nèi)存。

DDRI

DDR Controller System Interface (DDRI) 是一個關(guān)鍵組件，它連接了處理器或主設(shè)備與DDR內(nèi)存系統(tǒng)，提供了高效、靈活的數(shù)據(jù)傳輸和控制機制。以下是DDRI的一些核心特性詳解：

四個相同的64位AXI端口：DDRI提供了四個獨立的64位AXI端口，每個端口都支持INCR（遞增）和WRAP（回環(huán)）兩種突發(fā)類型。這使得系統(tǒng)能夠同時處理來自多個主設(shè)備的讀寫請求，提高了數(shù)據(jù)傳輸?shù)牟⑿行院托省?/p>

獨立的讀寫端口和32位尋址：每個64位AXI接口都包含獨立的讀寫端口，這有助于優(yōu)化數(shù)據(jù)傳輸流程，減少沖突。同時，使用32位尋址允許訪問大量的內(nèi)存地址空間。

寫數(shù)據(jù)字節(jié)使能支持：對于每個數(shù)據(jù)節(jié)拍（beat），DDRI支持寫數(shù)據(jù)字節(jié)使能（write data byte enable），這意味著可以僅更新數(shù)據(jù)總線上的特定字節(jié)，而不是整個數(shù)據(jù)字，從而提高了寫操作的靈活性和效率。

復(fù)雜的仲裁方案：為了防止數(shù)據(jù)饑餓（即某些主設(shè)備長時間無法獲得訪問權(quán)），DDRI采用了復(fù)雜的仲裁方案。這些方案可以根據(jù)請求的優(yōu)先級、等待時間等因素來公平地分配訪問權(quán)。

低延遲路徑：DDRI提供了一個低延遲路徑，使用緊急位（urgent bit）來繞過仲裁邏輯，允許高優(yōu)先級的請求快速獲得訪問權(quán)。

深度讀寫命令接受能力：DDRI具有深度讀寫命令隊列，能夠同時接受并處理多個讀寫命令，提高了系統(tǒng)的吞吐量和響應(yīng)速度。

亂序讀數(shù)據(jù)返回：對于來自不同主設(shè)備ID的請求，DDRI可以亂序返回讀數(shù)據(jù)。這有助于優(yōu)化數(shù)據(jù)傳輸流程，減少等待時間。

九位AXI ID信號：所有端口上的AXI ID信號均為九位，這允許系統(tǒng)支持更多的主設(shè)備，提高了系統(tǒng)的可擴展性。

靈活的突發(fā)長度和大?。篋DRI支持從1到16個數(shù)據(jù)節(jié)拍的突發(fā)長度，以及1、2、4、8字節(jié)每節(jié)拍的突發(fā)大小。這提供了靈活的數(shù)據(jù)傳輸選項，以適應(yīng)不同的應(yīng)用場景。

不支持鎖定訪問：DDRI不支持從任何AXI端口發(fā)起鎖定訪問（locked accesses），這有助于簡化系統(tǒng)設(shè)計并減少潛在的沖突。

低延遲讀機制：通過使用HPR（高優(yōu)先級讀）隊列，DDRI實現(xiàn)了低延遲讀機制，可以更快地響應(yīng)高優(yōu)先級讀請求。

特殊緊急信號：DDRI向每個端口發(fā)送特殊緊急信號，以便在需要時快速響應(yīng)高優(yōu)先級請求。

TrustZone區(qū)域可編程：DDRI支持在64MB邊界上編程TrustZone區(qū)域，這有助于實現(xiàn)安全分區(qū)，保護敏感數(shù)據(jù)不被未授權(quán)訪問。

獨占訪問：對于每個端口，DDRI支持兩個不同ID的獨占訪問。然而，需要注意的是，不支持跨不同端口的獨占訪問，且不支持鎖定事務(wù)。

這些特性共同構(gòu)成了DDRI的強大功能，使得DDR內(nèi)存系統(tǒng)能夠高效地支持各種復(fù)雜的應(yīng)用場景。

DDRP

DDR Controller PHY (DDRP) 是DDR內(nèi)存控制器中的物理層接口，它負(fù)責(zé)處理與DDR內(nèi)存模塊之間的物理信號傳輸。DDRP 的特性直接關(guān)系到內(nèi)存訪問的速度、穩(wěn)定性和效率。以下是DDRP的一些關(guān)鍵特性：

兼容多種DDR I/O電壓：DDRP支持多種DDR接口電壓標(biāo)準(zhǔn)，包括1.2V的LPDDR2、1.8V的DDR2、以及1.5V的DDR3和1.35V的DDR3L。這種兼容性使得DDRP能夠適配不同版本的DDR內(nèi)存，增強了系統(tǒng)的靈活性和擴展性。

可選的16位和32位數(shù)據(jù)總線寬度：DDRP支持配置為16位或32位的數(shù)據(jù)總線寬度。這種靈活性允許系統(tǒng)設(shè)計者根據(jù)具體的性能需求和內(nèi)存容量來選擇合適的總線寬度，以達到最佳的系統(tǒng)性能。

可選的ECC在16位數(shù)據(jù)寬度配置中：在16位數(shù)據(jù)寬度配置下，DDRP支持可選的錯誤檢查與糾正（ECC）功能。ECC能夠檢測并糾正數(shù)據(jù)傳輸中的錯誤，提高數(shù)據(jù)的完整性和可靠性。

軟件控制的自刷新進入和命令到達時的自動退出：DDRP支持通過軟件命令進入自刷新模式，以在不需要訪問內(nèi)存時降低功耗。當(dāng)新的命令到達時，DDRP會自動退出自刷新模式，準(zhǔn)備處理新的內(nèi)存訪問請求。

基于可編程空閑周期的自主DDR掉電進入和退出：DDRP能夠根據(jù)預(yù)設(shè)的空閑周期自動進入和退出DDR掉電模式。這種自主管理功能有助于進一步降低系統(tǒng)功耗，特別是在系統(tǒng)負(fù)載較低時。

數(shù)據(jù)讀選通（strobe）自動校準(zhǔn)：為了確保數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和穩(wěn)定性，DDRP支持?jǐn)?shù)據(jù)讀選通自動校準(zhǔn)功能。該功能能夠自動調(diào)整讀選通信號的相位和時序，以匹配數(shù)據(jù)信號的邊緣，從而減少數(shù)據(jù)傳輸中的錯誤和失真。

這些特性共同構(gòu)成了DDRP的強大功能，使得DDR內(nèi)存控制器能夠高效地與DDR內(nèi)存模塊進行通信，確保數(shù)據(jù)的快速、準(zhǔn)確和可靠傳輸。通過優(yōu)化DDRP的配置和使用，可以顯著提高系統(tǒng)的整體性能和穩(wěn)定性。

DDRC

DDR Controller Core and Transaction Scheduler (DDRC) 是DDR控制器中的核心組件，它主要負(fù)責(zé)管理內(nèi)存事務(wù)的調(diào)度和執(zhí)行，以確保數(shù)據(jù)的高效傳輸和訪問。

高效的事務(wù)調(diào)度以優(yōu)化數(shù)據(jù)帶寬和延遲

DDRC通過智能地調(diào)度內(nèi)存訪問請求，使得數(shù)據(jù)能夠在CPU、圖形處理器或其他系統(tǒng)組件之間高效傳輸。它能夠識別并優(yōu)先處理高優(yōu)先級或緊急的數(shù)據(jù)傳輸請求，從而最大化數(shù)據(jù)帶寬的利用率。通過精細(xì)控制事務(wù)的執(zhí)行順序和時間，DDRC能夠減少數(shù)據(jù)訪問的延遲。它可以根據(jù)系統(tǒng)的實時需求動態(tài)調(diào)整調(diào)度策略，確保關(guān)鍵數(shù)據(jù)的快速訪問。

先進的重排序引擎以最大化內(nèi)存訪問效率

對于連續(xù)讀寫操作，DDRC的重排序引擎能夠識別并重新排列內(nèi)存訪問請求，以減少DRAM的頁面切換和激活延遲。這通過減少不必要的DRAM操作來提高整體訪問效率。

對于隨機讀寫操作，DDRC能夠利用重排序引擎來合并相鄰的內(nèi)存訪問請求，從而減少內(nèi)存總線的負(fù)載并提高訪問效率。這種優(yōu)化對于處理來自多個處理器或系統(tǒng)組件的隨機訪問請求尤為重要。

讀寫地址沖突檢測以避免數(shù)據(jù)損壞

DDRC在調(diào)度內(nèi)存訪問請求時，會檢查讀寫地址是否存在沖突。如果發(fā)現(xiàn)沖突（即同一地址在同一時間被不同的讀寫請求訪問），它會暫停或重新調(diào)度相關(guān)請求，以避免數(shù)據(jù)損壞或不一致性。除了地址沖突檢測外，DDRC還可能包含其他保護機制，如錯誤糾正碼（ECC）等，以確保數(shù)據(jù)的完整性和可靠性。

遵守AXI排序規(guī)則

DDRC通常與AXI總線接口緊密集成，以支持高級別的數(shù)據(jù)傳輸和控制。它必須遵守AXI協(xié)議的排序規(guī)則，以確保不同主設(shè)備之間的數(shù)據(jù)訪問順序一致性和正確性。

在AXI協(xié)議中，事務(wù)ID（Transaction ID）用于標(biāo)識和跟蹤內(nèi)存訪問請求。DDRC需要管理這些事務(wù)ID，以確保它們按照正確的順序被處理和返回給請求者。

綜上所述，DDRC及其交易調(diào)度器是DDR控制器中的關(guān)鍵組件，它們通過高效的事務(wù)調(diào)度、先進的重排序引擎、讀寫地址沖突檢測以及遵守AXI排序規(guī)則等特性，確保了數(shù)據(jù)的高效傳輸和訪問。這些特性對于提高系統(tǒng)性能、降低延遲和保護數(shù)據(jù)完整性至關(guān)重要。

方框圖

DDR內(nèi)存控制器的框圖如下圖所示。DDR內(nèi)存控制器由一個仲裁器、一個帶有事務(wù)調(diào)度器的內(nèi)核和DDR內(nèi)存信號的物理排序組成。

控制器核心和事務(wù)調(diào)度器中包含兩個32條目的CAMs（內(nèi)容可尋址存儲器），用于執(zhí)行DDR數(shù)據(jù)服務(wù)重排序。這種重排序機制旨在最大化DDR內(nèi)存訪問的效率，特別是對于連續(xù)讀寫和隨機讀寫操作。通過重新排列內(nèi)存訪問請求的順序，可以減少DRAM的頁面切換和激活延遲，從而提高整體性能。除了通過CAM進行重排序外，該控制器還包含一個Fly-by通道，允許某些內(nèi)存訪問請求繞過CAM進行低延遲訪問。這對于需要快速響應(yīng)的關(guān)鍵任務(wù)特別有用，因為它們可以更快地訪問DDR內(nèi)存而無需等待CAM的重排序過程。

PHY（物理層）負(fù)責(zé)處理來自控制器的讀寫請求，并將這些請求轉(zhuǎn)換為符合目標(biāo)DDR內(nèi)存時序約束的特定信號。這些信號包括時鐘信號、命令信號、地址信號和數(shù)據(jù)信號等，它們共同構(gòu)成了DDR內(nèi)存操作的完整序列。PHY使用來自控制器的信號來產(chǎn)生內(nèi)部信號，這些內(nèi)部信號通過PHY連接到PS的焊盤（pads）。這些焊盤直接通過PCB信號跡線連接到外部內(nèi)存設(shè)備，從而實現(xiàn)DDR內(nèi)存與處理器系統(tǒng)之間的物理連接。

仲裁器負(fù)責(zé)跨四個AXI端口進行仲裁，以確定哪個端口可以訪問DDR核心。仲裁是基于優(yōu)先級的，允許系統(tǒng)根據(jù)當(dāng)前的任務(wù)需求和資源利用率來動態(tài)調(diào)整各個端口的訪問權(quán)限。此外，仲裁器還支持通過緊急機制來提升某些任務(wù)的優(yōu)先級，以確保關(guān)鍵任務(wù)能夠及時獲得DDR內(nèi)存的訪問權(quán)限。

注意事項：

通常情況下，CLG225系列設(shè)備支持32位和16位兩種數(shù)據(jù)總線寬度選項。這意味著大多數(shù)CLG225設(shè)備可以根據(jù)系統(tǒng)需求配置為使用32位或16位的數(shù)據(jù)總線，以適應(yīng)不同的數(shù)據(jù)傳輸速率和帶寬要求。

然而，對于7z007s單核心和7z010雙核心這兩款特定的CLG225設(shè)備，它們的數(shù)據(jù)總線寬度支持受到了限制。這兩款設(shè)備僅支持16位數(shù)據(jù)總線寬度，而不支持32位數(shù)據(jù)總線。這意味著在設(shè)計和使用這兩款設(shè)備時，需要特別注意它們的數(shù)據(jù)傳輸能力和系統(tǒng)接口兼容性，確保它們能夠與其他系統(tǒng)組件正確協(xié)作。

AXI的互聯(lián)系統(tǒng)

該系統(tǒng)在處理器與DDR內(nèi)存之間提供高效的數(shù)據(jù)傳輸。這里詳細(xì)說明了AXI_HP（高性能）接口、DDR內(nèi)存端口仲裁器、互聯(lián)開關(guān)、QoS（服務(wù)質(zhì)量）信號以及L2緩存的連接和配置方式。

AXI_HP接口：有四個AXI_HP接口，它們被成對復(fù)用，并連接到圖10-2中所示的端口2和端口3。這些端口通常配置為高帶寬流量使用，以支持大量數(shù)據(jù)的快速傳輸。

DDR內(nèi)存端口仲裁器：從這四個AXI_HP接口到DDR內(nèi)存的路徑包括DDR內(nèi)存端口仲裁器上的兩個端口?；ヂ?lián)開關(guān)負(fù)責(zé)在這兩個端口之間進行雙向仲裁，以決定何時允許哪一側(cè)進行數(shù)據(jù)傳輸。

讀/寫通道分離：在互聯(lián)系統(tǒng)中，讀和寫通道是分開操作的，這意味著它們可以獨立地管理數(shù)據(jù)的讀取和寫入，從而提高數(shù)據(jù)傳輸?shù)男省?/p>

QoS（服務(wù)質(zhì)量）仲裁：互聯(lián)橋接器中的仲裁受到來自每個PL接口的QoS信號的影響。具有更高QoS值的請求者會被互聯(lián)橋接器優(yōu)先處理。這種基于優(yōu)先級的仲裁機制確保了關(guān)鍵任務(wù)或高優(yōu)先級的數(shù)據(jù)傳輸能夠優(yōu)先進行。

LRG方案：在QoS值相同的情況下，即出現(xiàn)優(yōu)先級相同的情況時，會使用LRG（可能是指某種負(fù)載均衡或隨機選擇）方案來打破這種平局，確保公平性和系統(tǒng)的穩(wěn)定性。

L2緩存：L2緩存連接到端口0，并用于服務(wù)CPU和PL的ACP（加速器一致性端口）接口。這個端口通常配置為低延遲，以快速響應(yīng)CPU和ACP的數(shù)據(jù)請求。

其他AXI主設(shè)備：AXI互聯(lián)上的其他主設(shè)備（如其他處理器或外設(shè)）連接到端口1，這些設(shè)備通過AXI互聯(lián)與DDR內(nèi)存、L2緩存等資源進行通信。

總的來說，這個互聯(lián)系統(tǒng)通過高效的仲裁機制、QoS支持和緩存技術(shù)，為處理器和DDR內(nèi)存之間提供了高性能、低延遲的數(shù)據(jù)傳輸路徑。

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