概述
ADCLK854是一款1.2 GHz/250 MHz LVDS/CMOS扇出緩沖器，針對(duì)低抖動(dòng)、低功耗應(yīng)用進(jìn)行了優(yōu)化。其配置范圍為12 LVDS至24 CMOS輸出，包括LVDS和CMOS輸出組合。三條控制線用于確定固定輸出塊（3/4組）為L(zhǎng)VDS輸出還是CMOS輸出。

ADCLK854提供兩路可選輸入和休眠模式特性。IN_SEL引腳狀態(tài)確定被扇出至所有輸出的輸入。SLEEP引腳可使能休眠模式，以關(guān)斷器件。

包括LVPECL、LVDS、HSTL、CML、CMOS在內(nèi)的各種單端和差分邏輯電平均可作為輸入。表8列出了各類連接的接口選項(xiàng)。

該器件采用48引腳LFCSP封裝，額定工作溫度范圍為?40°C至+85°C（標(biāo)準(zhǔn)工業(yè)溫度范圍）。
數(shù)據(jù)表：*附件：ADCLK854 1.8 V、12 LVDS 24 CMOS輸出的低功耗時(shí)鐘扇出緩沖器技術(shù)手.pdf

應(yīng)用

• 低抖動(dòng)時(shí)鐘分配
• 時(shí)鐘與數(shù)據(jù)信號(hào)恢復(fù)
• 電平轉(zhuǎn)換
• 無(wú)線通信
• 有線通信
• 醫(yī)療和工業(yè)成像
• 自動(dòng)測(cè)試設(shè)備(ATE)和高性能儀器儀表

特性

• 2個(gè)可選差分輸入
• LVDS/CMOS可選輸出
• 多達(dá)12 LVDS（1.2 GHz）或者24 CMOS（250 MHz）的輸出
• 每通道功耗：<12 mW（工作頻率為100 MHz）
• 綜合抖動(dòng)：54 fs（12 kHz至20 MHz）
• 附加寬帶抖動(dòng)：100 fs
• 傳播延遲：2.0 ns（LVDS）
• 輸出上升/下降時(shí)間：135 ps（LVDS）
• 輸出至輸出偏斜：70 ps（LVDS）
• 睡眠模式
• 引腳可編程控制
• 1.8 V電源

框圖

引腳配置描述

典型性能特征

功能描述

時(shí)鐘輸入

ADCLK854從兩個(gè)輸入中的一個(gè)接收時(shí)鐘輸入，并將選定的時(shí)鐘分配到所有輸出通道。輸出分為三組，每組三個(gè)輸出，并且可以設(shè)置為L(zhǎng)VDS或CMOS電平。這允許從使用LVDS的12種到使用CMOS輸出的24種多種邏輯配置中進(jìn)行選擇，以及使用這兩種邏輯的其他組合。

ADCLK854的差分輸入在內(nèi)部進(jìn)行自偏置。時(shí)鐘輸入有一個(gè)電阻分壓器，用于設(shè)置輸入的共模電平?；パa(bǔ)輸入的偏置比真值低約30 mV，以避免在輸入信號(hào)停止時(shí)出現(xiàn)振蕩。等效輸入電路見(jiàn)圖20。

輸入可以是交流耦合或直流耦合。表8提供了輸入邏輯兼容性的參考。如果需要單端輸入，可以通過(guò)交流或直流耦合到差分輸入的一側(cè)來(lái)實(shí)現(xiàn)；將另一個(gè)輸入通過(guò)電容旁路到地。

交流耦合輸入應(yīng)用

ADCLK854為交流耦合提供兩種選擇。第一種選擇不需要外部組件（不包括隔直電容），它允許用戶將參考信號(hào)耦合到時(shí)鐘輸入引腳。更多信息見(jiàn)圖29。

第二種選擇允許使用**V_{REF}引腳為ADCLK854設(shè)置直流偏置電平。V_{REF}引腳可以通過(guò)電阻連接到CLK和overline{CLK}。這種方法允許在ADCLK854處對(duì)信號(hào)進(jìn)行較低阻抗的端接（更多信息見(jiàn)圖32）。內(nèi)部偏置電阻與外部偏置電阻保持并聯(lián)。然而，內(nèi)部電阻的相對(duì)高阻抗使得外部到V_{REF}**的端接起主導(dǎo)作用。當(dāng)像前面提到的那樣，不希望僅使用內(nèi)部偏置來(lái)偏移輸入時(shí)，這種方法也很有用。

時(shí)鐘輸出

每個(gè)驅(qū)動(dòng)器由一個(gè)差分LVDS輸出或兩個(gè)單端CMOS輸出組成（始終同相）。當(dāng)LVDS驅(qū)動(dòng)器啟用時(shí)，相應(yīng)的CMOS驅(qū)動(dòng)器處于三態(tài)；當(dāng)CMOS驅(qū)動(dòng)器啟用時(shí)，相應(yīng)的LVDS驅(qū)動(dòng)器斷電并處于三態(tài)。圖21和圖22展示了等效輸出級(jí)。