概述
AD9516-1提供多路輸出時(shí)鐘分配功能，具有亞皮秒級(jí)抖動(dòng)性能，還配有片內(nèi)集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。片內(nèi)VCO的調(diào)諧頻率范圍為2.30 GHz至2.65 GHz?；蛘?，也可以使用最高2.4 GHz的外部VCO/VCXO。

AD9516-1具有出色的低抖動(dòng)和相位噪聲特性，可極大地提升數(shù)據(jù)轉(zhuǎn)換器的性能，并且也有利于其它相位噪聲和抖動(dòng)要求嚴(yán)苛的應(yīng)用。
數(shù)據(jù)表：*附件：AD9516-1 14路輸出時(shí)鐘發(fā)生器，集成2.5GHz VCO技術(shù)手冊(cè).pdf

AD9516-1提供6路LVPECL輸出（分為三對(duì)）、4路LVDS輸出（分為兩對(duì)）和8路CMOS輸出（每路LVDS輸出對(duì)應(yīng)兩路）。LVPECL輸出的工作頻率達(dá)1.6 GHz，LVDS輸出的工作頻率達(dá)800 MHz，CMOS輸出的工作頻率達(dá)250 MHz。

每對(duì)輸出均有分頻器，其分頻比和粗調(diào)延遲（或相位）均可以設(shè)置。LVPECL輸出的分頻范圍為1至32。LVDS/CMOS輸出的分頻范圍最高可達(dá)1024。

AD9516-1提供64引腳LFCSP封裝，可以采用3.3 V單電源供電。將電荷泵電源（VCP）與5 V電壓相連時(shí)，可以使用外部VCO，它需要更寬的電壓范圍。獨(dú)立的LVPECL電源可以為2.5 V至3.3 V（標(biāo)稱值）。

AD9516-1的額定工作溫度范圍為?40°C至+85°C工業(yè)溫度范圍。

應(yīng)用

• 低抖動(dòng)、低相位噪聲時(shí)鐘分配
• 10/40/100 Gb/s網(wǎng)絡(luò)線路卡，包括SONET、同步以太網(wǎng)、OTU2/3/4
• 前向糾錯(cuò)(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時(shí)鐘
• 高性能無(wú)線收發(fā)器
• 自動(dòng)測(cè)試設(shè)備(ATE)和高性能儀器儀表

特性

• 低相位噪聲鎖相環(huán)(PLL)
  片內(nèi)VCO的調(diào)諧頻率范圍為2.30 GHz至2.65 GHz
  可選外部VCO/VCXO，最高達(dá)2.4 GHz
  1路差分或2路單端基準(zhǔn)輸入
  參考監(jiān)控功能
• 上電時(shí)所有輸出自動(dòng)同步
• 4對(duì)800 MHz LVDS時(shí)鐘輸出
  每對(duì)輸出共用兩個(gè)1至32級(jí)聯(lián)分頻器和粗調(diào)相位延遲
  加性輸出抖動(dòng)：275 fs均方根值
  可以精調(diào)每路LVDS輸出的延遲(Δt)
• 欲了解更多特性，請(qǐng)參考數(shù)據(jù)手冊(cè)

框圖

時(shí)序圖

引腳配置描述

典型性能特征

鎖相環(huán)(PLL)

AD9516集成了片上鎖相環(huán)（PLL）和片上壓控振蕩器（VCO）。PLL模塊既可以與片上VCO配合，構(gòu)成完整的鎖相環(huán)；也能與外部VCO或壓控晶體振蕩器（VCXO）聯(lián)用。PLL需要一個(gè)外部環(huán)路濾波器，它通常由少量電容和電阻組成。濾波器組件的配置用于確定工作PLL的環(huán)路帶寬和穩(wěn)定性。

AD9516的PLL可用于從給定參考頻率生成時(shí)鐘頻率，這包括將參考頻率轉(zhuǎn)換為更高頻率，以便后續(xù)進(jìn)行分頻和分配。此外，PLL還可用于在有噪聲的參考信號(hào)上清除抖動(dòng)和相位噪聲。AD9516的PLL參數(shù)需根據(jù)具體應(yīng)用中對(duì)噪聲和參考雜散的要求精確選擇。AD9516的PLL具備靈活性和深度，使其能夠適配多種不同的應(yīng)用和信號(hào)環(huán)境。

PLL配置

AD9516允許對(duì)PLL進(jìn)行靈活配置，以適應(yīng)各種參考頻率、鑒頻鑒相器（PFD）比較頻率、VCO頻率、內(nèi)部或外部VCO/VCXO，以及環(huán)路動(dòng)態(tài)特性。這通過(guò)對(duì)R分頻器、N分頻器、PFD極性（僅適用于外部VCO/VCXO）、反沖脈沖寬度、電荷泵電流、內(nèi)部VCO或外部VCO/VCXO的選擇，以及環(huán)路帶寬來(lái)實(shí)現(xiàn)。這些設(shè)置可通過(guò)可編程寄存器進(jìn)行管理，并通過(guò)外部環(huán)路濾波器的設(shè)計(jì)來(lái)達(dá)成。

成功的PLL運(yùn)行和理想的PLL環(huán)路性能在很大程度上依賴于PLL設(shè)置的正確配置，以及外部環(huán)路濾波器設(shè)計(jì)對(duì)PLL運(yùn)行的適配性。外部環(huán)路濾波器的設(shè)計(jì)對(duì)PLL的運(yùn)行至關(guān)重要。深入了解PLL理論和設(shè)計(jì)會(huì)有幫助。

ADIsimCLK?（V1.2或更高版本）是一款免費(fèi)程序，可協(xié)助進(jìn)行AD9516的設(shè)計(jì)，探索其功能特性，包括PLL環(huán)路濾波器的設(shè)計(jì)。

鑒頻鑒相器（PFD）

PFD接收來(lái)自R計(jì)數(shù)器和N計(jì)數(shù)器的輸入，并產(chǎn)生與兩者之間相位和頻率差成比例的輸出。PFD包含一個(gè)可編程延遲元件，用于控制反沖脈沖的寬度。此脈沖可確保PFD傳輸函數(shù)中不存在死區(qū)，并將相位噪聲和參考雜散降至最低。反沖脈沖寬度由寄存器0x017[1:0]設(shè)置。