現(xiàn)有的晶體管都是基于 PN 結(jié)或肖特基勢(shì)壘結(jié)而構(gòu)建的。在未來(lái)的幾年里，隨著CMOS制造技術(shù)的進(jìn)步，器件的溝道長(zhǎng)度將小于 10nm。在這么短的距離內(nèi)，為使器件能夠工作，將采用非常高的摻雜濃度梯度。進(jìn)入納米領(lǐng)域，常規(guī) CMOS 器件所面臨的許多問(wèn)題都與PN結(jié)相關(guān)。傳統(tǒng)的按比例縮小將不再繼續(xù)通過(guò)制造更小的晶體管而達(dá)到器件性能的提高。半導(dǎo)體工業(yè)界正努力從器件幾何形狀、結(jié)構(gòu)以及材料方面尋求新的解決方案。無(wú)結(jié)場(chǎng)效應(yīng)器件有可能成為適用于 10nm及以下技術(shù)節(jié)點(diǎn)乃至按比例縮小的終極器件。無(wú)結(jié)場(chǎng)效應(yīng)晶體管與傳統(tǒng)反型模式 MOS晶體管或其他結(jié)型晶體管相比有以下優(yōu)點(diǎn)：①它們與常規(guī)CMOS工藝兼容、易于制作；②它們沒(méi)有源漏PN 結(jié)；③短溝道效應(yīng)大為減弱；④由于避開(kāi)了半導(dǎo)體/柵絕緣層粗糙界面對(duì)載流子的散射，載流子受到界面散射影響有限，遷移率不會(huì)降低；⑤由于避開(kāi)了粗糙表面對(duì)載流子的散射，器件具備優(yōu)異的抗噪聲能力；⑥放寬了對(duì)降低柵極介電層厚度的嚴(yán)格要求；⑦無(wú)結(jié)場(chǎng)效應(yīng)晶體管屬于多數(shù)載流子導(dǎo)電器件，靠近漏極的電場(chǎng)強(qiáng)度比常規(guī)反型溝道的MOS 晶體管要低，因此，器件的性能及可靠性得以提高。一些取代硅作為候選溝道材料（包括鍺硅、鍺、III-V 族化合物半導(dǎo)體、碳納米管、石墨烯以及 MoS2等二維材料）在積極的探索與研究當(dāng)中，甚至真空溝道也在考慮之列。這一新領(lǐng)域有望突破摩爾定律的藩禽，改變微電子學(xué)的面貌。新的后 CMOS 器件需要集成這些異質(zhì)半導(dǎo)體或其他高遷移率溝道材料在硅襯底上。集成電路器件工藝與材料學(xué)家和工程師們要緊密合作，共同迎接未來(lái)新的挑戰(zhàn)。

常規(guī)的 CMOS 晶體管，從源區(qū)至溝道和漏區(qū)由兩個(gè)背靠背的PN 結(jié)組成，溝道的摻雜類(lèi)型與其漏極與源極相反。當(dāng)足夠大的電位差施于柵極與源極之間時(shí)，電場(chǎng)會(huì)在柵氧化層下方的半導(dǎo)體表面感應(yīng)少子電荷，形成反型溝道；這時(shí)溝道的導(dǎo)電類(lèi)型與其漏極與源極相同。溝道形成后，MOSFET 即可讓電流通過(guò)，器件工作于反型模式（IM）。由于柵氧化層與半導(dǎo)體溝道界面的不完整性，載流子受到散射，導(dǎo)致遷移率下降及可靠性降低。進(jìn)一步地，伴隨 MOS 器件特征尺寸持續(xù)不斷地按比例縮小，基于PN結(jié)的 MOS 場(chǎng)效應(yīng)晶體管結(jié)構(gòu)弊端也越來(lái)越明顯。通常需要將一個(gè)摻雜濃度為1×1019cm-3的N 型半導(dǎo)體在幾納米范圍內(nèi)轉(zhuǎn)變?yōu)闈舛葹?X1018cm-3的P型半導(dǎo)體，采用這樣超陡峭摻雜濃度梯度是為了避免源漏穿通造成漏電。而這樣設(shè)計(jì)的器件將嚴(yán)重限制器件工藝的熱預(yù)算。由于摻雜原子的統(tǒng)計(jì)分布以及在一定溫度下?lián)诫s原子擴(kuò)散的自然屬性，在納米尺度范圍內(nèi)制作這樣超陡峭的 PN結(jié)變得極困難，造成晶體管閾值電壓下降，漏電嚴(yán)重，甚至無(wú)法關(guān)閉。這是未來(lái)半導(dǎo)體制造業(yè)難以逾越的障礙。

為克服由PN結(jié)所構(gòu)成器件在納米尺度所面臨的障礙，2005年，中芯國(guó)際的肖德元等人首次提出一種圓柱體全包圍柵無(wú)結(jié)場(chǎng)效應(yīng)晶體管（Gate-All-Around-Cylindrical Junctionless Field Effect Transistor, GAACJLT）及其制作方法，它屬于多數(shù)載流子導(dǎo)電器件。與傳統(tǒng)的MOSFET 不同，無(wú)結(jié)場(chǎng)效應(yīng)晶體管（JLT）由源區(qū)、溝道、漏區(qū)，柵氧化層及柵極組成，從源區(qū)至溝道和漏區(qū)，其雜質(zhì)摻雜類(lèi)型相同，沒(méi)有 PN 結(jié)，屬于多數(shù)載流子導(dǎo)電的器件。圖3.35描繪了這種簡(jiǎn)化了的圓柱體全包圍柵無(wú)結(jié)場(chǎng)效應(yīng)晶體管器件的結(jié)構(gòu)透視圖和沿溝道及垂直于溝道方向的器件剖面示意圖。在SOI 襯底上晶體管有一個(gè)圓柱體的單晶硅溝道，它與器件的源漏區(qū)摻雜類(lèi)型相同（在圖中為P型）。絕緣體柵介質(zhì)將整個(gè)圓柱體溝道包裹起來(lái)，在其上面又包裹金屬柵。導(dǎo)電溝道與金屬柵之間被絕緣體介質(zhì)隔離，溝道內(nèi)的多數(shù)載流子（空穴）在圓柱體溝道體內(nèi)而非表面由源極達(dá)到漏極。通過(guò)柵極偏置電壓使器件溝道內(nèi)的多數(shù)載流子累積或耗盡，可以調(diào)制溝道電導(dǎo)進(jìn)而控制溝道電流。當(dāng)柵極偏置電壓大到將圓柱體溝道靠近漏極某一截面處的空穴完全耗盡掉，在這種情況下，器件溝道電阻變成準(zhǔn)無(wú)限大，器件處于關(guān)閉狀態(tài)。由于柵極偏置電壓可以從360°方向?qū)A柱體溝道空穴由表及里將其耗盡，這樣大大增強(qiáng)了柵極對(duì)圓柱體溝道的控制能力，有效地降低了器件的閾值電壓。由于避開(kāi)了不完整的柵氧化層與半導(dǎo)體溝道界面，載流子受到界面散射影響有限，提高了載流子遷移率。此外，無(wú)結(jié)場(chǎng)效應(yīng)晶體管屬于多數(shù)載流子導(dǎo)電器件，沿溝道方向，靠近漏極的電場(chǎng)強(qiáng)度比常規(guī)反型溝道的MOS 晶體管要來(lái)得低，器件的性能及可靠性得以大大提高。

我們發(fā)展了一種柵極將圓柱體溝道全部包圍的GAAC JLT 全新制作工藝，如圖3.36所示。首先，在SOI襯底上對(duì)N型與P型溝道分別進(jìn)行溝道離子注入摻雜，經(jīng)光刻圖形化，刻蝕半導(dǎo)體硅材料層和部分埋入電介質(zhì)層（BOX），形成半導(dǎo)體材料柱和電介質(zhì)支撐柱；接下來(lái)，使用緩沖氧化物蝕刻劑（BOE）進(jìn)行埋入電介質(zhì)層橫向蝕刻工藝以選擇性地去除顯露的底切部分氧化物使電介質(zhì)支撐柱的中段形成鏤空，形成接近立方體形狀的硅納米橋；經(jīng)多次氧化與氧化物去除將其圓角化處理，最后在氫氣氛圍下進(jìn)行高溫退火，形成圓柱體硅納米線橋；接下來(lái)，在襯底上沉積柵介質(zhì)層及金屬層將中段鏤空處圓柱體硅納米線全部包裹；經(jīng)光刻，刻蝕金屬層形成金屬柵極；形成絕緣體介質(zhì)側(cè)墻結(jié)構(gòu)，對(duì)圓柱體硅納米線兩端的暴露部分進(jìn)行與器件溝道摻雜類(lèi)型相同的離子注入重?fù)诫s，形成源區(qū)和漏區(qū)，最后源漏區(qū)形成鎳硅化物以降低接觸電阻。

無(wú)結(jié)全包圍圓柱形溝道柵晶體管，載流子由源極流經(jīng)整個(gè)圓柱體半導(dǎo)體溝道體內(nèi)流向漏極，避開(kāi)了柵氧化層與半導(dǎo)體溝道界面的不完整性，載流子不易受到界面散射的影響，通常其低頻噪音比傳統(tǒng) MOSFET低五個(gè)數(shù)量級(jí)。在施加熱載流子應(yīng)力后，器件表現(xiàn)出很低的ION退化，具有更高的使用壽命，這歸功于載流子流經(jīng)納米線的中心以及鄰近漏極一側(cè)位置的電場(chǎng)峰值下降。器件具備更高的性能和可靠性以及更強(qiáng)的按比例縮小能力。此外，無(wú)結(jié)圓柱體全包圍柵場(chǎng)效應(yīng)晶體管與傳統(tǒng)的CMOS 工藝兼容性較好且極大地簡(jiǎn)化了器件制造工藝，適合于10nm 及以下技術(shù)節(jié)點(diǎn)CMOS大規(guī)模集成電路的生產(chǎn)制造。