1 引 言

對于高速電路，尤其是高速數(shù)據(jù)總線，常用的器件一般有ECL、BTL和GTL等。這些器件的工藝成熟，應(yīng)用也較為廣泛，但都存在一個共同的弱點，即功耗大。此外， 采用單端信號的BTL 和GTL器件，電磁輻射也較強。目前， NS公司率先推出的CMOS工藝的低電壓差分信號器件， 即LVDS給了人們另一種選擇。

2 LVDS技術(shù)簡介

LVDS（Low Voltage Differential Signaling）是一種小振幅差分信號技術(shù)，使用非常低的幅度信號（約350 mV）通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。它允許單個信道傳輸速率達(dá)到每秒數(shù)百兆比特，其特有的低振幅及恒流源模式驅(qū)動只產(chǎn)生極低的噪聲，消耗非常小的功率。

LVDS定義在2個國際標(biāo)準(zhǔn)中： IEEE P1596.3 （1996 年3 月通過） , 主要面向SC I （ ScalableCoherent Interface） ,定義了LVDS的電特性，還定義了SC I協(xié)議中包交換時的編碼； ANSI /EIA -644 （1995年11月通過） ,主要定義了LVDS的電特性，并建議了655 Mb / s的最大速率和1. 823Gb / s的無失真媒質(zhì)上的理論極限速率。在2個標(biāo)準(zhǔn)中都指定了與物理媒質(zhì)無關(guān)的特性，這保證了LVDS能成為多用途的接口標(biāo)準(zhǔn)。

3 LVDS器件的工作原理

LVDS器件的工作原理如圖1所示。

圖1 LVDS的工作原理圖

LVDS驅(qū)動器由一個驅(qū)動差分線對的電流源組成，通常為3. 5 mA.LVDS接收器具有很高的輸入阻抗，因此驅(qū)動器輸出的電流大部分都流過100Ω的匹配電阻，并在接收器的輸入端產(chǎn)生大約350 mV的電壓。當(dāng)驅(qū)動器翻轉(zhuǎn)時，它改變流經(jīng)電阻的電流方向，產(chǎn)生有效的邏輯"1"和邏輯"0"狀態(tài)。

驅(qū)動器只有一個恒流源，這個差分驅(qū)動器采用奇模（Odd - mode）的傳輸方式，即等量的方向相反的電流分別在傳輸線路上傳送。電流會重新回流到雙絞線內(nèi)，加上電流環(huán)路面積較小，因此產(chǎn)生最少電磁干擾。電源將供電加以限制，以免轉(zhuǎn)變時產(chǎn)生突變電流。由于并無突變電流出現(xiàn)，因此數(shù)據(jù)傳輸速度高達(dá)1. 5 Gb / s,但又不會大幅增加功耗。此外，恒流驅(qū)動器的輸出可以容許傳輸線路出現(xiàn)短路情況或接地，而且即使這樣也不會產(chǎn)生散熱上的問題。

差分接收器是一款高阻抗芯片，可以檢測小至20 mV的差分信號，然后將這些信號放大，以至達(dá)到標(biāo)準(zhǔn)邏輯電位。由于差分信號具有1. 2 V的典型驅(qū)動器補償電壓，而接收器可以接受由接地至2. 4 V的輸入電壓，因此可以抑制高達(dá)±1 V來自傳輸線路的共模噪聲。

由于邏輯狀態(tài)之間只有300 mV 的電壓差別，因此電壓變化極快， 但轉(zhuǎn)換速率不會加快。

又由于轉(zhuǎn)變速度減慢，使得輻射場的強度也大幅減弱。同樣，傳輸路線阻抗不連續(xù)性的反射也不會成為大問題，有助減低電波輻射量及信號的串?dāng)_。

4 LVDS與其他幾種邏輯電路的接口設(shè)計

由于LVDS是一種新技術(shù)， 因而在使用時LVDS和其他邏輯電路的接口設(shè)計就很重要，設(shè)計時，應(yīng)注意以下幾個問題：

（1）根據(jù)系統(tǒng)的工作電源配置情況和需要傳輸?shù)臄?shù)據(jù)電平，合理選用驅(qū)動器和接收器芯片，或者根據(jù)接口芯片的情況，對被傳輸?shù)臄?shù)據(jù)首先進行電平轉(zhuǎn)換。

（2） 注意阻抗匹配。根據(jù)接收器輸入端的情況確定是否需要外接100 Ω 電阻，同時要根據(jù)PCB的板材和參數(shù)合理設(shè)計驅(qū)動器的線輸出阻抗，使其在90~107Ω 范圍內(nèi)。PCB傳輸線要盡可能地短，因為過長的線路，不但傳輸衰耗加大，降低了傳輸速率，而且阻抗也容易失配，并可能影響到信號的完整性。

（3） 根據(jù)數(shù)據(jù)傳輸速率和傳輸電纜長度的關(guān)系，確定合適的電纜長度以滿足系統(tǒng)的要求。一般地采用LVDS方式傳輸數(shù)據(jù)，假定負(fù)載電阻為100Ω，當(dāng)雙絞線長度為10 m時，傳輸速率可達(dá)400Mb / s;當(dāng)電纜長度增加為20 m時，速率降為100Mb / s;而當(dāng)電纜長度為100 m時，速率只能達(dá)到10Mb / s左右。

（4）多數(shù)LVDS接口芯片的使能端在片內(nèi)沒有接上拉或下拉電阻。如果沒有驅(qū)動信號輸入，它們會不確定地被直接與地或VCC相連，有可能造成邏輯錯誤，所以除非有特別說明，接口芯片的使能輸入端不要懸空。

4. 1 LVDS之間的連接

由于LVDS的芯片內(nèi)輸入端一般含有匹配阻抗，因此LVDS驅(qū)動器和LVDS接收器可以用一段連接線直接相連。

4. 2 LVPECL 到LVDS的互連

4. 2. 1 直流耦合。

LVDS和LVPECL間的直流耦合要有一個轉(zhuǎn)移網(wǎng)絡(luò)，如圖2所示。首先LVPECL 輸出阻抗最佳是50Ω；另外， LVPECL 電路經(jīng)過衰減網(wǎng)絡(luò)的輸出信號要在LVDS的輸入范圍內(nèi)。下面的公式可以得到電阻的值。

圖2 LVPECL 和LVDS間的直流耦合

把VCC = 3. 3 V代入（1）式，得R1 = 182Ω， R2= 47. 5Ω， R3 = 47. 5 Ω，另外VA = 1. 13 V, RAC =51. 5Ω， RDC = 62. 4Ω , Gain = 0. 337.若當(dāng)使用該網(wǎng)絡(luò)連接LVPECL 的輸出端和LVDS的輸入端時，那么測量的共模電壓VA = 2. 1 V, VB =1. 06 V.假定LVPECL 的差分輸出最小是930mV,那么LVDS輸入端的最小電壓就是313 mV,滿足了LVDS 的輸入條件。另一方面， 如果LVPECL的差分輸出最大是1. 9 V,那么LVDS輸入端的最大電壓就是640 mV,同樣滿足LVDS的輸入規(guī)范。

4. 2. 2 交流耦合。

LVPECL 和LVDS間的交流耦合的電路如圖3所示。

圖3 LVPECL 和LVDS間的交流耦合電路

LVPECL輸出通過直流偏置電阻R （142Ω~200Ω ）接地。50 Ω 的串聯(lián)電阻來減弱LVPECL的輸出電壓來滿足LVDS的輸入要求。在LVDS輸入端每端接1個5. 0 kΩ的電阻到地用來減弱共模電壓。

4. 3 LVDS到LVPECL的接口

4. 3. 1 直流耦合。

直流耦合的電路如圖4所示。

圖4 LVDS到LVPECL 的直流耦合。

這個電阻網(wǎng)絡(luò)把LVDS直流輸出電壓從1. 2V變到LVPECL的輸入（VCC - 1. 3 V） .這是因為LVDS的輸出電壓是參考地，而LVPECL 輸入電壓參考VCC ,這個網(wǎng)絡(luò)可以使LVDS的輸出不受電壓變化的影響；另外考慮的就是功耗和速度的平衡。如果R1、R2、R3 選擇低電阻，那么這個網(wǎng)絡(luò)的時間常數(shù)和LVPECL的寄生參數(shù)都很小，能夠滿足高速的要求；當(dāng)然由于電阻小了，就有更大的電流流過這些電阻，那么總功耗就大了。這種情況下LVDS的參數(shù)可能會受到電壓變化的影響。電阻值可以由下列等式求得：

代入VCC = 3. 3 V、R1 = 374Ω、R2 = 249Ω、R3= 402 Ω， 得到VA = 1. 2 V、VB = 2. 0 V、RIN =49Ω， Ga in = 0. 62.LVDS的差分輸出的VP - P =500 mV,信號在LVPECL輸入端變成310 mVP - P.

電壓變化比PECL的輸入標(biāo)準(zhǔn)小，但滿足LVPECL的輸入要求。

4. 3. 2 交流耦合。

LVDS到LVPECL的交流耦合很簡單，圖5給出了例子，LVPECL的芯片是MAX3867它的片內(nèi)沒有端接電阻。

圖5 LVDS到LVPECL的交流耦合。

4. 4 CML和LVDS的接口

CML到LVDS的交流耦合如圖6所示，要注意的一點就是CML 的輸出信號漂移要在LVDS輸入信號的要求范圍內(nèi)。

圖6 CML到LVDS的交流耦合電路圖。

LVDS驅(qū)動器連接CML接收器的交流耦合方案如圖7所示。

圖7 LVDS到CML的交流耦合電路圖。

5 結(jié) 論

隨著信息化的發(fā)展， LVDS的高性能、低功耗、低噪聲的優(yōu)點，使得LVDS將成為很多設(shè)計適合的方案。LVDS不僅能夠以數(shù)百兆的速率傳輸數(shù)據(jù)而且驅(qū)動距離可達(dá)10 m,遠(yuǎn)勝于其他標(biāo)準(zhǔn)。這些優(yōu)點可能使LVDS成為高速數(shù)據(jù)傳輸?shù)臉?biāo)準(zhǔn)。