在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語(yǔ)言入手，比如學(xué)習(xí)單片機(jī)時(shí),我們往往從匯編或者C語(yǔ)言入門。

所以不少開始接觸FPGA的開發(fā)人員,往往是從VHDL或者Verilog開始入手學(xué)習(xí)的。

但我個(gè)人認(rèn)為，若能先結(jié)合《數(shù)字電路基礎(chǔ)》系統(tǒng)學(xué)習(xí)各種74系列邏輯電路，深刻理解邏輯功能,對(duì)于學(xué)習(xí)HDL語(yǔ)言大有裨益，往往會(huì)起到事半功倍的效果。

當(dāng)然,任何編程語(yǔ)言的學(xué)習(xí)都不是一朝一夕的事，經(jīng)驗(yàn)技巧的積累都是在點(diǎn)滴中完成,FPGA設(shè)計(jì)也無(wú)例外。下面就以我的切身體會(huì)，談?wù)凢PGA設(shè)計(jì)的經(jīng)驗(yàn)技巧。

功能足夠強(qiáng)大的可編程器件PLD/FPGA - Altera/Intel的MAX10

我們先談一下FPGA基本知識(shí)

1.硬件設(shè)計(jì)基本原則

FPGA(Field-Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足[功能固定，后期修改不靈活]，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

一個(gè)設(shè)計(jì)如果時(shí)序余量較大，所能跑的頻率遠(yuǎn)高于設(shè)計(jì)要求，能可以通過模塊復(fù)用來(lái)減少整個(gè)設(shè)計(jì)消耗的芯片面積，這就是用速度優(yōu)勢(shì)換面積的節(jié)約；

反之，如果一個(gè)設(shè)計(jì)的時(shí)序要求很高，普通方法達(dá)不到設(shè)計(jì)頻率,那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個(gè)操作模塊，對(duì)整個(gè)設(shè)計(jì)采用“乒乓操作”和“串并轉(zhuǎn)換”的思想進(jìn)行處理，在芯片輸出模塊處再對(duì)數(shù)據(jù)進(jìn)行“并串轉(zhuǎn)換”。從而實(shí)現(xiàn)了用面積復(fù)制換取速度的提高。

[上面兩段講得有點(diǎn)晦澀，通俗的意思也就是說(shuō)一個(gè)人干不過來(lái)的活，可以多個(gè)人同時(shí)干，這樣速度就快了, FPGA硬件資源豐富，可以通過多個(gè)功能模塊并行處理的方式加快系統(tǒng)整體的處理速度]

● 硬件原則: 理解HDL本質(zhì)。

● 系統(tǒng)原則: 整體把握。

● 同步設(shè)計(jì)原則: 設(shè)計(jì)時(shí)序穩(wěn)定的基本原則。

2.Verilog作為一種HDL語(yǔ)言, 對(duì)系統(tǒng)行為的建模方式是分層次的

比較重要的層次有系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)、邏輯級(jí)、門級(jí)、電路開關(guān)級(jí)。

3.實(shí)際工作中,除了描述仿真測(cè)試激勵(lì)時(shí)使用for循環(huán)語(yǔ)句外,極少在RTL級(jí)編碼中使用for循環(huán)

這是因?yàn)閒or循環(huán)會(huì)被綜合器展開為所有變量情況的執(zhí)行語(yǔ)句，每個(gè)變量獨(dú)立占用寄存器資源，不能有效的復(fù)用硬件邏輯資源，造成巨大的浪費(fèi)。一般常用case語(yǔ)句代替。

4. if…else…和case在嵌套描述時(shí)是有很大區(qū)別的

if…else…是有優(yōu)先級(jí)的，一般來(lái)說(shuō),第一個(gè)if的優(yōu)先級(jí)最高，最后一個(gè)else的優(yōu)先級(jí)最低。而case語(yǔ)句是平行語(yǔ)句,它是沒有優(yōu)先級(jí)的,而建立優(yōu)先級(jí)結(jié)構(gòu)需要耗費(fèi)大量的邏輯資源，所以能用case的地方就不要用if…else…語(yǔ)句。

補(bǔ)充:1.也可以用if…; if…; if…;描述不帶優(yōu)先級(jí)的“平行”語(yǔ)句。

5.FPGA一般觸發(fā)器資源比較豐富, 而CPLD組合邏輯資源更豐富

【其實(shí)這句話說(shuō)的不對(duì)，CPLD的規(guī)模一般較小，速度快，內(nèi)部的寄存器尤其是塊狀寄存器少，而FPGA只是內(nèi)部的寄存器資源非常豐富，組合邏輯也不殺，取決于選用的系列和具體的型號(hào)，在同樣的價(jià)格下，如果不需要太多的寄存器，而主要需要的是組合邏輯，選擇PLD會(huì)更合適】

6.FPGA和CPLD的組成

FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成。

【時(shí)鐘發(fā)生器也是很重要的一部分，為了將器件運(yùn)行在更高的速度，F(xiàn)PGA內(nèi)部都集成了鎖相環(huán)PLL電路】

CPLD的結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，主要由可編程I/O單元、基本邏輯單元、布線池和其它輔助功能模塊組成。

FPGA內(nèi)部核心功能

7.Block RAM

3種塊RAM結(jié)構(gòu)，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

● M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；

● M4K RAM: 適用于一般的需求；

● M-RAM: 適合做大塊數(shù)據(jù)的緩沖區(qū)。

Xilinx 和 Lattice FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲(chǔ)結(jié)構(gòu)，這種技術(shù)被稱為分布式RAM?！続ltera/Intel的也可以啊】

補(bǔ)充：但是在一般的設(shè)計(jì)中，不提倡用FPGA/CPLD的片內(nèi)資源配置成大量的存儲(chǔ)器，這是處于成本的考慮。所以盡量采用外接存儲(chǔ)器。

8.善用芯片內(nèi)部的PLL或DLL資源完成時(shí)鐘的分頻、倍頻率、移相等操作不僅簡(jiǎn)化了設(shè)計(jì)，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。

【主要是可以通過外部比較普通的時(shí)鐘，就可以在FPGA內(nèi)部運(yùn)行到幾百M(fèi)Hz的頻率，并且可以產(chǎn)生各種不同相位的時(shí)鐘給不同的時(shí)序邏輯】