MOD計(jì)數(shù)器是級(jí)聯(lián)計(jì)數(shù)器電路，在復(fù)位前計(jì)數(shù)到設(shè)定的模數(shù)值

計(jì)數(shù)器的工作是通過每個(gè)時(shí)鐘脈沖將計(jì)數(shù)器的內(nèi)容提前一個(gè)計(jì)數(shù)來計(jì)數(shù)。當(dāng)被時(shí)鐘輸入激活時(shí)推進(jìn)其數(shù)字或狀態(tài)序列的計(jì)數(shù)器被稱為以“遞增計(jì)數(shù)”模式操作。同樣，當(dāng)被時(shí)鐘輸入激活時(shí)減少其數(shù)字或狀態(tài)序列的計(jì)數(shù)器被稱為以“倒計(jì)數(shù)”模式操作。在UP和DOWN模式下工作的計(jì)數(shù)器稱為雙向計(jì)數(shù)器。

計(jì)數(shù)器是由外部定時(shí)脈沖或時(shí)鐘信號(hào)激活或觸發(fā)的時(shí)序邏輯器件。計(jì)數(shù)器可以構(gòu)造成用作同步電路或異步電路。對(duì)于同步計(jì)數(shù)器，所有數(shù)據(jù)位與時(shí)鐘信號(hào)的應(yīng)用同步變化。而異步計(jì)數(shù)器電路獨(dú)立于輸入時(shí)鐘，因此數(shù)據(jù)位在不同的時(shí)間一個(gè)接一個(gè)地改變狀態(tài)。

然后計(jì)數(shù)器是順序邏輯設(shè)備，遵循預(yù)定的計(jì)數(shù)狀態(tài)序列，由外部時(shí)鐘（CLK）信號(hào)。在再次返回其原始第一狀態(tài)之前特定計(jì)數(shù)器通過其前進(jìn)的狀態(tài)或計(jì)數(shù)序列的數(shù)量稱為模數(shù)（MOD）。換句話說，模數(shù)（或僅模數(shù)）是計(jì)數(shù)器計(jì)數(shù)的狀態(tài)數(shù)，是計(jì)數(shù)器的除數(shù)。

模數(shù)計(jì)數(shù)器，或者只是 MOD計(jì)數(shù)器是根據(jù)計(jì)數(shù)器在返回其原始值之前排序的狀態(tài)數(shù)定義的。例如，一個(gè)2位計(jì)數(shù)器，從二進(jìn)制的00 2 到11 2 計(jì)數(shù)，即十進(jìn)制的0到3，其模數(shù)值為4（00→ 1→10→11，然后返回00）因此稱為modulo-4或mod-4計(jì)數(shù)器。另請(qǐng)注意，它需要四個(gè)時(shí)鐘脈沖才能從00到11。

在這個(gè)簡(jiǎn)單示例中，只有兩位，（n = 2），然后是最大可能輸出狀態(tài)數(shù)（最大模數(shù)） ）對(duì)于計(jì)數(shù)器是：2 n = 2 2 或4.但是，計(jì)數(shù)器可以設(shè)計(jì)為計(jì)數(shù)到任何數(shù)量的2 n 狀態(tài)通過將多個(gè)計(jì)數(shù)階段級(jí)聯(lián)在一起產(chǎn)生單個(gè)模數(shù)或MOD-N計(jì)數(shù)器。

因此，“Mod-N”計(jì)數(shù)器將需要連接在一起的“N”個(gè)觸發(fā)器來計(jì)數(shù)單個(gè)數(shù)據(jù)位同時(shí)提供2個(gè) n 不同的輸出狀態(tài)，（n是位數(shù)）。注意，N總是一個(gè)整數(shù)值。

我們可以看到MOD計(jì)數(shù)器的模數(shù)值是2的整數(shù)冪，即2,4,8,16等等。產(chǎn)生一個(gè)n位計(jì)數(shù)器，具體取決于所用觸發(fā)器的數(shù)量，以及它們的連接方式，確定計(jì)數(shù)器的類型和模數(shù)。

D型觸發(fā)器

MOD計(jì)數(shù)器使用“觸發(fā)器”制作，單個(gè)觸發(fā)器可以產(chǎn)生0或1的計(jì)數(shù)，最大計(jì)數(shù)為2.我們可以使用不同類型的觸發(fā)器設(shè)計(jì)，SR， JK，JK主從，D型甚至T型觸發(fā)器構(gòu)成一個(gè)計(jì)數(shù)器。但為了簡(jiǎn)單起見，我們將使用D型觸發(fā)器（DFF），也稱為數(shù)據(jù)鎖存器，因?yàn)槭褂脝蝹€(gè)數(shù)據(jù)輸入和外部時(shí)鐘信號(hào)，并且也是正邊沿觸發(fā)。

D型觸發(fā)器，如TTL 74LS74，可以由基于SR或JK的邊沿觸發(fā)觸發(fā)器制成，具體取決于您是希望它在正邊沿還是在前沿處改變狀態(tài)（0時(shí)鐘脈沖的負(fù)或后沿（1到0轉(zhuǎn)換）或1轉(zhuǎn)換。在這里，我們假設(shè)一個(gè)正的，前沿觸發(fā)的觸發(fā)器。您可以在以下鏈接中找到有關(guān)D型觸發(fā)器的更多信息。

D型觸發(fā)器和真值表

D型觸發(fā)器（DFF）的操作非常簡(jiǎn)單，因?yàn)樗挥幸粋€(gè)數(shù)據(jù)輸入，稱為“D”，另外一個(gè)時(shí)鐘“CLK”輸入。這允許在時(shí)鐘信號(hào)的控制下存儲(chǔ)單個(gè)數(shù)據(jù)位（0或1），從而使D型觸發(fā)器成為同步器件，因?yàn)檩斎肷系臄?shù)據(jù)僅傳輸?shù)接|發(fā)器輸出觸發(fā)時(shí)鐘脈沖的邊沿。

因此，從真值表中，如果在施加正時(shí)鐘脈沖時(shí)數(shù)據(jù)輸入上存在邏輯“1”（高電平），觸發(fā)器SET和存儲(chǔ)器“Q”處的邏輯“1”和 Q 處的互補(bǔ)“0”。同樣，如果在施加另一個(gè)正時(shí)鐘脈沖時(shí)數(shù)據(jù)輸入上有一個(gè)低電平，觸發(fā)器RESET會(huì)在“Q”處存儲(chǔ)“0”，在 Q 處產(chǎn)生“1” 。

然后，當(dāng)時(shí)鐘（CLK）輸入為高電平時(shí)，D型觸發(fā)器的輸出“Q”響應(yīng)輸入“D”的值。當(dāng)時(shí)鐘輸入為低電平時(shí)，保持“Q”狀態(tài)，“1”或“0”，直到下一次時(shí)鐘信號(hào)變?yōu)楦唠娖綖檫壿嬰娖健?”。因此，“Q”的輸出僅在時(shí)鐘輸入從“0”（低）值變?yōu)椤?”（高）時(shí)改變狀態(tài)，使其成為正邊沿觸發(fā)的D型觸發(fā)器。請(qǐng)注意，負(fù)邊沿觸發(fā)的觸發(fā)器工作方式完全相同，只是時(shí)鐘脈沖的下降沿是觸發(fā)邊緣。

所以現(xiàn)在我們知道邊緣觸發(fā)的D型觸發(fā)器是如何翻牌工作，讓我們看看連接在一起形成一個(gè)MOD計(jì)數(shù)器。

除以兩個(gè)計(jì)數(shù)器

邊緣觸發(fā)的D型觸發(fā)器是一個(gè)有用的多功能構(gòu)建塊以構(gòu)建MOD計(jì)數(shù)器或任何其他類型的順序邏輯電路。通過將 Q 輸出連接回“D”輸入，如圖所示，并創(chuàng)建一個(gè)反饋環(huán)路，我們可以將它轉(zhuǎn)換為二進(jìn)制二分頻計(jì)數(shù)器，僅使用時(shí)鐘輸入作為 Q 輸出信號(hào)始終是Q輸出信號(hào)的反相。

除以二計(jì)數(shù)器和時(shí)序圖

時(shí)序圖顯示“Q”輸出波形的頻率恰好是時(shí)鐘輸入的一半，因此觸發(fā)器充當(dāng)分頻器。如果我們添加另一個(gè)D型觸發(fā)器使得“Q”的輸出是第二個(gè)DFF的輸入，那么來自第二個(gè)DFF的輸出信號(hào)將是時(shí)鐘輸入頻率的四分之一，依此類推。因此，對(duì)于“n”個(gè)觸發(fā)器，輸出頻率除以2n，步長(zhǎng)為2.

注意，這種分頻方法非常便于在順序計(jì)數(shù)電路中使用。例如，通過使用60分頻計(jì)數(shù)器，可以將60Hz電源頻率信號(hào)降低到1Hz定時(shí)信號(hào)。 6分頻計(jì)數(shù)器將60Hz降低到10Hz，然后輸入到10分頻計(jì)數(shù)器，將10Hz分頻為1Hz定時(shí)信號(hào)或脈沖等。

MOD- 4計(jì)數(shù)器

從技術(shù)上講，作為1位存儲(chǔ)設(shè)備，單個(gè)觸發(fā)器本身可以被認(rèn)為是MOD-2計(jì)數(shù)器，因?yàn)樗幸粋€(gè)輸出導(dǎo)致計(jì)數(shù)在應(yīng)用時(shí)鐘信號(hào)時(shí)，有兩個(gè)，0或1。但是單個(gè)觸發(fā)器本身產(chǎn)生有限的計(jì)數(shù)序列，因此通過將更多的觸發(fā)器連接在一起形成鏈，我們可以增加計(jì)數(shù)能力并構(gòu)建任何值的MOD計(jì)數(shù)器。

如果單個(gè)觸發(fā)器可以被認(rèn)為是模2或MOD-2計(jì)數(shù)器，那么添加第二個(gè)觸發(fā)器將為我們提供一個(gè)MOD-4計(jì)數(shù)器，允許它在四個(gè)不連續(xù)的步驟中計(jì)數(shù)。總體效果是將原始時(shí)鐘輸入信號(hào)除以4。然后，這個(gè)2位MOD-4計(jì)數(shù)器的二進(jìn)制序列將是：00,01,10和11，如圖所示。

MOD-4計(jì)數(shù)器和時(shí)序圖

注意，為簡(jiǎn)單起見，上述時(shí)序圖中的QA，QB和CLK的開關(guān)轉(zhuǎn)換顯示為同時(shí)，即使此連接表示異步計(jì)數(shù)器。實(shí)際上，正向時(shí)鐘（CLK）信號(hào)的應(yīng)用與QA和QB的輸出之間的切換延遲非常小。

我們可以直觀地顯示這個(gè)2位異步的操作計(jì)數(shù)器使用真值表和狀態(tài)圖。

MOD-4計(jì)數(shù)器狀態(tài)圖

我們可以從計(jì)數(shù)器的真值表中看到，并通過讀取QA和QB的值當(dāng)QA = 0且QB = 0時(shí)，計(jì)數(shù)為00.應(yīng)用時(shí)鐘脈沖后，值變?yōu)镼A = 1，QB = 0，計(jì)數(shù)為01，在下一個(gè)時(shí)鐘脈沖后，為v等于變?yōu)镼A = 0，QB = 1，計(jì)數(shù)為10.最后，值變?yōu)镼A = 1，QB = 1，計(jì)數(shù)為11.下一個(gè)時(shí)鐘脈沖的應(yīng)用導(dǎo)致計(jì)數(shù)返回到00，然后它以二進(jìn)制序列連續(xù)計(jì)數(shù)：00,01,10,11,00,01 ......等等。

然后我們看到一個(gè)MOD-2計(jì)數(shù)器由一個(gè)觸發(fā)器組成一個(gè)MOD-4計(jì)數(shù)器需要兩個(gè)觸發(fā)器，允許它在四個(gè)不連續(xù)的步驟中計(jì)數(shù)。我們可以很容易地在MOD-4計(jì)數(shù)器的末端添加另一個(gè)觸發(fā)器以產(chǎn)生一個(gè)MOD-8計(jì)數(shù)器，給出一個(gè)2 3 二進(jìn)制序列，從000到111計(jì)數(shù)，然后重置為000.第四個(gè)觸發(fā)器會(huì)產(chǎn)生一個(gè)MOD-16計(jì)數(shù)器，依此類推，實(shí)際上我們可以繼續(xù)添加額外的觸發(fā)器。

MOD-8計(jì)數(shù)器和狀態(tài)圖

因此我們可以構(gòu)造mod計(jì)數(shù)器以具有自然計(jì)數(shù)在重復(fù)自身之前，2個(gè) n 狀態(tài)給出計(jì)數(shù)器的mod計(jì)數(shù)為2,4,8,16等。但有時(shí)需要一個(gè)模數(shù)計(jì)數(shù)器，在正常計(jì)數(shù)過程中將其計(jì)數(shù)重置為零，并且沒有模數(shù)為2的冪。例如，模數(shù)為3,5,6的模數(shù)，或者10.

Modulo“m”的計(jì)數(shù)器

計(jì)數(shù)器，無論是同步還是異步，在一組二進(jìn)制進(jìn)程中一次進(jìn)行一次計(jì)數(shù)，結(jié)果是“n”位計(jì)數(shù)器自然地作為模2 n 計(jì)數(shù)器。但是我們可以通過使用一個(gè)或多個(gè)外部邏輯門來構(gòu)造mod計(jì)數(shù)器以計(jì)數(shù)到我們想要的任何值，使其跳過幾個(gè)輸出狀態(tài)并在任何計(jì)數(shù)終止，將計(jì)數(shù)器重置為零，即所有觸發(fā)器都具有Q = 0。

在?！癿”計(jì)數(shù)器的情況下，它們不計(jì)入所有可能的狀態(tài)，而是計(jì)數(shù)到“m”值然后返回到零。顯然，“m”是小于2 n 的數(shù)字，（m <2 n）。那么我們?nèi)绾巫尪M(jìn)制計(jì)數(shù)器通過計(jì)數(shù)返回零部分。

幸運(yùn)的是，除了計(jì)數(shù)，向上或向下，計(jì)數(shù)器還可以有額外的輸入，稱為 CLEAR 和 PRESET 可以將計(jì)數(shù)清零（所有Q = 0）或?qū)⒂?jì)數(shù)器預(yù)設(shè)為某個(gè)初始值。 TTL 74LS74具有低電平有效預(yù)置和清零輸入。

為簡(jiǎn)單起見，我們假設(shè)CLEAR輸入全部連接在一起，并且是高電平有效輸入，允許觸發(fā)器在清除輸入時(shí)正常工作。等于0（低）。但是如果清除輸入處于邏輯電平“1”（高電平），則時(shí)鐘信號(hào)的下一個(gè)上升沿將把所有觸發(fā)器復(fù)位到狀態(tài)Q = 0，而不管下一個(gè)時(shí)鐘信號(hào)的值。 / p>

另請(qǐng)注意，由于所有Clear輸入連接在一起，因此在計(jì)數(shù)開始之前，還可以使用單個(gè)脈沖將所有觸發(fā)器的輸出（Q）清零，以確保計(jì)數(shù)實(shí)際開始從零開始。此外，一些較大的位計(jì)數(shù)器還有一個(gè)額外的ENABLE或INHIBIT輸入引腳，它允許計(jì)數(shù)器在計(jì)數(shù)周期的任何一點(diǎn)停止計(jì)數(shù)并保持其當(dāng)前狀態(tài)，然后再允許繼續(xù)計(jì)數(shù)。這意味著可以隨意停止和啟動(dòng)計(jì)數(shù)器，而無需將輸出重置為零。

模數(shù)計(jì)數(shù)器

假設(shè)我們要設(shè)計(jì)一個(gè)MOD-5計(jì)數(shù)器，怎么可能我們這樣做。首先我們知道“m = 5”，所以2 n 必須大于5.當(dāng)2 1 = 2時(shí)，2 2 = 4 ，2 3 = 8，且8大于5，那么我們需要一個(gè)帶有三個(gè)觸發(fā)器（N = 3）的計(jì)數(shù)器，給出二進(jìn)制的自然計(jì)數(shù)000到111（0到7）十進(jìn)制）。

采用上面的MOD-8計(jì)數(shù)器，自然計(jì)數(shù)的真值表如下：

MOD-8計(jì)數(shù)器和真值表

當(dāng)我們構(gòu)建一個(gè)MOD-5計(jì)數(shù)器時(shí)，我們希望計(jì)數(shù)器在計(jì)數(shù)5后重置為零。但是，我們從附加的真值表可以看出，6的計(jì)數(shù)給出了輸出條件：QA = 0，QB = 1，QC = 1.

我們可以解碼這個(gè)輸出狀態(tài)011（6）在3輸入與門（TTL 74LS11）和反相器或非門（TTL 74LS04）的幫助下，給我們一個(gè)清除（Clr）計(jì)數(shù)器信號(hào)的信號(hào)。

逆變器和AND門的組合邏輯電路的輸入連接到QA，QB和QC相關(guān)對(duì)于除了我們想要的輸入之外的任何輸入組合，AND門的輸出處于邏輯電平“0”（低）。

在二進(jìn)制代碼中，輸出序列計(jì)數(shù)如下所示：000,001,010,011,100,101。但是當(dāng)它達(dá)到011（6）狀態(tài)時(shí)，組合邏輯電路將檢測(cè)到這個(gè)011狀態(tài)，產(chǎn)生邏輯電平為“1”（高電平）的輸出。

然后我們可以使用AND門產(chǎn)生的HIGH輸出，在輸出5（十進(jìn)制）計(jì)數(shù)后將計(jì)數(shù)器重置為零所需的MOD-5計(jì)數(shù)器。當(dāng)組合電路的輸出為低電平時(shí)，它對(duì)計(jì)數(shù)序列沒有影響。

MOD-5計(jì)數(shù)器和真值表

然后我們可以在基本計(jì)數(shù)器周圍使用組合邏輯解碼電路，無論是同步還是異步，都可以產(chǎn)生我們要求的任何類型的MOD計(jì)數(shù)器，因?yàn)槊總€(gè)計(jì)數(shù)器的唯一輸出狀態(tài)都可以被解碼以重置計(jì)數(shù)器處于所需的計(jì)數(shù)狀態(tài)。

在上面的簡(jiǎn)單示例中，我們使用3輸入AND門來解碼011狀態(tài)，但QA和QB第一次都處于邏輯1時(shí)是當(dāng)計(jì)數(shù)達(dá)到6時(shí)，可以使用連接到QA和QB的2輸入AND門，而不會(huì)使第3個(gè)輸入和逆變器復(fù)雜化。

但是，使用異步計(jì)數(shù)器的一個(gè)缺點(diǎn)是產(chǎn)生所需計(jì)數(shù)的MOD計(jì)數(shù)器是當(dāng)計(jì)數(shù)器達(dá)到其復(fù)位狀態(tài)時(shí)可能發(fā)生稱為“毛刺”的不希望的效應(yīng)。在這短暫的時(shí)間內(nèi)，計(jì)數(shù)器的輸出可能采用不正確的值，因此有時(shí)最好將同步計(jì)數(shù)器用作模數(shù)計(jì)數(shù)器，因?yàn)樗杏|發(fā)器都由相同的時(shí)鐘信號(hào)計(jì)時(shí)，因此同時(shí)改變狀態(tài)。

模數(shù)10計(jì)數(shù)器

使用外部組合電路生成模數(shù)為10的計(jì)數(shù)器的模數(shù)計(jì)數(shù)器電路的一個(gè)很好的例子是十進(jìn)制計(jì)數(shù)器。十進(jìn)制（10分頻）計(jì)數(shù)器，如TTL 74LS90，在其計(jì)數(shù)序列中有10個(gè)狀態(tài)，使其適用于需要數(shù)字顯示的人機(jī)接口。

十年計(jì)數(shù)器有四個(gè)輸出產(chǎn)生一個(gè)4位二進(jìn)制數(shù)，通過使用外部AND和OR門，我們可以檢測(cè)到第9個(gè)計(jì)數(shù)狀態(tài)的發(fā)生，將計(jì)數(shù)器重置為零。與其他mod計(jì)數(shù)器一樣，它會(huì)逐個(gè)接收輸入時(shí)鐘脈沖，并重復(fù)從0到9遞增計(jì)數(shù)。

一旦達(dá)到計(jì)數(shù)9（二進(jìn)制1001），計(jì)數(shù)器將返回可以通過JK觸發(fā)器（TTL 74LS73）制作十進(jìn)制計(jì)數(shù)器的基本電路，該觸發(fā)器在時(shí)鐘信號(hào)的負(fù)后沿切換狀態(tài)，如圖所示。

0000而不是繼續(xù)到1010。 MOD-10十年計(jì)數(shù)器

MOD計(jì)數(shù)器摘要

我們?cè)诒?a href="http://www.www27dydycom.cn/v/" target="_blank">教程中看到過MOD計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器是由于時(shí)鐘信號(hào)而產(chǎn)生二進(jìn)制位序列的時(shí)序電路，二進(jìn)制計(jì)數(shù)器的狀態(tài)由所有計(jì)數(shù)器輸出一起形成的特定組合決定。

計(jì)數(shù)器可以產(chǎn)生的不同輸出狀態(tài)的數(shù)量稱為計(jì)數(shù)器的模數(shù)或模數(shù)。計(jì)數(shù)器的模數(shù)（或MOD數(shù)）是它在一個(gè)完整的計(jì)數(shù)周期中通過的唯一狀態(tài)的總數(shù)，其中mod-n計(jì)數(shù)器也被描述為n分頻計(jì)數(shù)器。

計(jì)數(shù)器的模數(shù)如下：2 n 其中n =觸發(fā)器的數(shù)量。因此，3觸發(fā)器計(jì)數(shù)器的最大計(jì)數(shù)為2 3 = 8個(gè)計(jì)數(shù)狀態(tài)，并稱為MOD-8計(jì)數(shù)器。計(jì)數(shù)器可以計(jì)算的最大二進(jìn)制數(shù)是2 n -1，最大計(jì)數(shù)為（111） 2 = 2 3 - 1 = 7 10 。然后計(jì)數(shù)器從0到7計(jì)數(shù)。

通用MOD計(jì)數(shù)器包括MOD編號(hào)為2,4,8和16的計(jì)數(shù)器，并且使用外部組合電路可以配置為計(jì)數(shù)到除最大值2 n 模量。通常，“m”個(gè)觸發(fā)器的任何排列都可用于構(gòu)造任何MOD計(jì)數(shù)器。

具有截?cái)嘈蛄械挠?jì)數(shù)器的公共模數(shù)為10（1010），稱為MOD-10。在其序列中具有十個(gè)狀態(tài)的計(jì)數(shù)器被稱為十進(jìn)制計(jì)數(shù)器。十進(jìn)制計(jì)數(shù)器對(duì)于連接數(shù)字顯示器很有用。其他MOD計(jì)數(shù)器包括MOD-6或MOD-12計(jì)數(shù)器，它們?cè)跀?shù)字時(shí)鐘中有應(yīng)用以顯示時(shí)間。