探討always和always_ff的編碼風(fēng)格
數(shù)字門(mén)級(jí)電路可分為兩大類(lèi)：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單....
可不可以同時(shí)在Windows和Linux上做FPGA開(kāi)發(fā)呢？
Linux上運(yùn)行Vivado這類(lèi)EDA工具要比Window上快很多，大概就是優(yōu)化的問(wèn)題，所以選擇Li....
HLS最全知識(shí)庫(kù)
對(duì)于AMD Xilinx而言，Vivado 2019.1之前（包括），HLS工具叫Vivado HL....
RTL時(shí)序邏輯的綜合要求
數(shù)字門(mén)級(jí)電路可分為兩大類(lèi)：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單....
在AMD FPGA上簡(jiǎn)單實(shí)現(xiàn)Xilinx DDS IP
直接數(shù)字合成器 (DDS) 是軟件定義無(wú)線(xiàn)電和數(shù)字通信系統(tǒng)中的關(guān)鍵工具，因?yàn)樗鼈兲峁┝艘环N在數(shù)字域中....
組合邏輯決策優(yōu)先級(jí)介紹
組合邏輯描述了門(mén)級(jí)電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門(mén)的輸出是兩....
使用函數(shù)表示組合邏輯的方法
數(shù)字門(mén)級(jí)電路可分為兩大類(lèi)：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單....
這幾個(gè)神級(jí)開(kāi)源網(wǎng)站，都是FPGA/IC項(xiàng)目
其他平臺(tái)我看的比較少，在AMD-Xilinx分類(lèi)下，有幾個(gè)大佬一直致力于開(kāi)源項(xiàng)目的分享，包括神經(jīng)網(wǎng)絡(luò)....
如何避免組合邏輯程序中的意外鎖存
組合邏輯描述了門(mén)級(jí)電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門(mén)的輸出是兩....
在線(xiàn)學(xué)習(xí)SystemVerilog：移位寄存器
設(shè)計(jì)一個(gè)100bit的可左移或右移的移位寄存器，附帶同步置位和左移或右移的使能信號(hào)。本題中，移位寄存....
數(shù)字硬件建模SystemVerilog-組合邏輯建模（1）連續(xù)賦值語(yǔ)句
SystemVerilog有三種在可綜合RTL級(jí)別表示組合邏輯的方法：連續(xù)賦值語(yǔ)句、always程序....
在ultrascale+上利用VCU和DPU實(shí)現(xiàn)的智能零售系統(tǒng)
整個(gè)系統(tǒng)是以DPU為核心，在 DPU 上部署對(duì)象檢測(cè)模型實(shí)現(xiàn)實(shí)時(shí)智能檢測(cè)，該系統(tǒng)視頻輸入可以來(lái)自 V....
構(gòu)建一個(gè)4位二進(jìn)制計(jì)數(shù)器
構(gòu)建一個(gè)4位二進(jìn)制計(jì)數(shù)器，計(jì)數(shù)范圍從0到15（包括0和15），計(jì)數(shù)周期為16。同步復(fù)位輸入時(shí)，將計(jì)數(shù)....
什么是TinyML？它可以（也不能）用于什么？
FPGA一直以低功耗、可重構(gòu)的特點(diǎn)在各個(gè)領(lǐng)域內(nèi)應(yīng)用，同時(shí)也可以大大增加物聯(lián)網(wǎng)應(yīng)用環(huán)境，所以在FPGA....
Vitis HLS圖像處理平臺(tái)搭建
在 2019.2 以上的版本中AMD-Xilinx去除了對(duì) OpenCV 的庫(kù)函數(shù)的直接支持，需要我....
寫(xiě)出一個(gè)包含觸發(fā)器和多路選擇器的子模塊
我們用3個(gè)包含觸發(fā)器和多路選擇器的子模塊來(lái)實(shí)現(xiàn)圖中電路。題目要求我們寫(xiě)出包含一個(gè)觸發(fā)器和一個(gè)多路選擇....
雙MIPI攝像頭圖像系統(tǒng)設(shè)計(jì)
為了讓系統(tǒng)快速啟動(dòng)和運(yùn)行，我們將從賽靈思的一個(gè)示例項(xiàng)目開(kāi)始設(shè)計(jì)。要打開(kāi)參考項(xiàng)目，我們需要首先創(chuàng)建一個(gè)....
使用AXI4S接口的視頻IP細(xì)節(jié)介紹
AXI4S攜帶實(shí)際的視頻數(shù)據(jù)（無(wú)行場(chǎng)消隱），由主機(jī)和從機(jī)接口驅(qū)動(dòng)，如Figure 1-1所示。
如何通過(guò)NoC從Versal應(yīng)用處理單元(APU)訪(fǎng)問(wèn)AXI BRAM
Versal 架構(gòu)將“Scalar Engine”（標(biāo)量引擎）、“Adaptable Engine”....
如何通過(guò)NoC 從 Versal應(yīng)用處理單元訪(fǎng)問(wèn)AXI BRAM
Versal 架構(gòu)將“Scalar Engine”（標(biāo)量引擎）、“Adaptable Engine”....
Problem 80-89（觸發(fā)器和鎖存器（1））
D 觸發(fā)器是一個(gè)電路，存儲(chǔ) 1bit 數(shù)據(jù)，并定期地根據(jù)觸發(fā)器的輸入(d)更新這 1 bit 數(shù)據(jù)，....
RTL建模中的函數(shù)和任務(wù)討論
函數(shù)和任務(wù)可以在使用它們的模塊或接口中定義。定義可以出現(xiàn)在調(diào)用函數(shù)或任務(wù)的語(yǔ)句之前或之后完成，函數(shù)和....
continue和break跳轉(zhuǎn)語(yǔ)句介紹
跳轉(zhuǎn)語(yǔ)句允許程序代碼跳過(guò)一個(gè)或多個(gè)編程語(yǔ)句，SystemVerilog的jump語(yǔ)句是continu....
?構(gòu)建自定義AXI4-Stream FIR濾波器
為了方便用戶(hù)進(jìn)行相關(guān)設(shè)計(jì)，Vivado 提供了一個(gè)內(nèi)置的 IP 封裝編輯器工具，它可以為 AXI I....
如何簡(jiǎn)化從 XPE 向 PDM 的遷移
電源設(shè)計(jì)管理器 (PDM) 是全新的下一代功耗評(píng)估平臺(tái)，設(shè)計(jì)目的是為 Versal 和 Kria S....
RTL表達(dá)式和運(yùn)算符
經(jīng)過(guò)幾周的更新，SV核心部分用戶(hù)自定義類(lèi)型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。
重點(diǎn)介紹所有綜合編譯器都支持的for和repeat循環(huán)
循環(huán)語(yǔ)句允許多次執(zhí)行編程語(yǔ)句或begin-end語(yǔ)句組。SystemVerilog中的循環(huán)語(yǔ)句有：f....
通用HDL的技術(shù)特性
各種硬件描述語(yǔ)言 (HDL) 在過(guò)去幾年中不斷增強(qiáng)，確定哪種語(yǔ)言適合哪種設(shè)計(jì)的復(fù)雜性也隨之增加。許多....
卡諾圖如何化簡(jiǎn)
HDLBits 是一組小型電路設(shè)計(jì)習(xí)題集，使用 Verilog/SystemVerilog 硬件描述....
使用HLS構(gòu)建PID算法
作為一名工程師，在項(xiàng)目實(shí)施階段多多少少會(huì)遇到需要使用控制理論的應(yīng)用程序。
工商網(wǎng)監(jiān)