SystemVerilog中的fork-join
在fork-join語(yǔ)句塊中，每個(gè)語(yǔ)句都是并發(fā)進(jìn)程。在這個(gè)語(yǔ)句塊中，父進(jìn)程一直被阻塞，直到所有由“f....
SystemVerilog中的fork-join_any
fork-join_any和fork-join有所不同，fork-join_any的父進(jìn)程一直阻塞，....
SystemVerilog中的always語(yǔ)句塊
“always”關(guān)鍵字意味著這個(gè)語(yǔ)句塊“總是”一直執(zhí)行。大多數(shù)時(shí)候“always”后面跟一個(gè)邊沿事件....
SystemVerilog中的“l(fā)et”語(yǔ)法
相比`define的全局scope，“l(fā)et” 可以只作用在局部scope。
SystemVerilog中帶參數(shù)的let介紹
在上面的例子中，“l(fā)et”中包含2個(gè)參數(shù)“p”和“q”。
參數(shù)化Class中的靜態(tài)屬性
static屬性一般是在編譯的時(shí)候就已經(jīng)分配了內(nèi)存，并被這個(gè)類的所有實(shí)例共享，
也就是在仿真時(shí)....
SystemVerilog語(yǔ)言中的Upcasting和Downcasting概念解析
要想理解清楚SystemVerilog語(yǔ)言中的Upcasting和Downcasting概念，最好的....
SV功能覆蓋率中的wildcard bin介紹
在上圖中，可以用wildcard ' x '或' z '或&....
功能覆蓋率應(yīng)該包含哪些內(nèi)容？
如果某個(gè)場(chǎng)景已經(jīng)使用了covergroup覆蓋，就不需要使用SVA cover重復(fù)覆蓋
SystemVerilog中的類的賦值
當(dāng)我們聲明一個(gè)類時(shí)還沒(méi)有分配內(nèi)存，只有在實(shí)例化(new())時(shí)才會(huì)分配內(nèi)存。這個(gè)時(shí)候?qū)ο缶浔赶虮环?...
SystemVerilog中的Shallow Copy
SystemVerilog中的句柄賦值和對(duì)象復(fù)制的概念是有區(qū)別的。
怎樣去使用SystemVerilog中的Static方法呢
在systemverilog中方法也可以聲明為“static”。靜態(tài)方法意味著對(duì)類的所有對(duì)象實(shí)例共享....
SystemVerilog中的類的繼承
繼承是基于類的面向?qū)ο缶幊?object-oriented pro - gramming)的最重要特....
coverpoint是什么意思
“oc”是Coverpoint的名稱。‘oc’覆蓋了2比特變量‘offset’。由于沒(méi)有指定收集哪些....
什么是covergroup？covergroup關(guān)鍵語(yǔ)法有哪些
“covergroup”是一種用戶定義的類型，以在同一個(gè)事件觸發(fā)時(shí)采樣相應(yīng)的變量值。
SystemVerilog中的package和`include有什么不同？
肯定很多人會(huì)問(wèn)為什么有的地方使用package，有的地方使用`include，二者是不是等價(jià)的呢？
SystemVerilog中class的基本概念
class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基....
SystemVerilog中class是什么意思
class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基....
SystemVerilog中的Packed Union
packed union相比unpacked union最大的一個(gè)區(qū)別就是，在packed unio....
SystemVerilog中的Unpacked Unions
unpacked union中各個(gè)成員的大小可以是不同的。
SystemVerilog中的tagged Unions是什么
tagged union包含一個(gè)隱式成員，該成員存儲(chǔ)tag，也就是標(biāo)記，它表示這個(gè)union最終存儲(chǔ)....
Systemverilog中的union
SystemVerilog union允許單個(gè)存儲(chǔ)空間以不同的數(shù)據(jù)類型存在，所以u(píng)nion雖然看起來(lái)....
SV Structure作為module的input/output
在SV中可以使用結(jié)構(gòu)體作為模塊的輸入或輸出，這使得它可以更加清晰地傳遞更多的信號(hào)，以簡(jiǎn)化RTL代碼，....
SV Structure作為module的input/output
在SV中可以使用結(jié)構(gòu)體作為模塊的輸入或輸出，這使得它可以更加清晰地傳遞更多的信號(hào)，以簡(jiǎn)化RTL代碼，....
SystemVerilog中的struct
SystemVerilog“struct”表示相同或不同數(shù)據(jù)類型的集合。
SystemVerilog中的Packed Structure
一個(gè)packed structure有很多的bits組成，這些bit在物理上連續(xù)存儲(chǔ)。packed ....
SystemVerilog中的package
SystemVerilog packages提供了對(duì)于許多不同數(shù)據(jù)類型的封裝，包括變量、task、f....
SystemVerilog中可以嵌套的數(shù)據(jù)結(jié)構(gòu)
SystemVerilog中除了數(shù)組、隊(duì)列和關(guān)聯(lián)數(shù)組等數(shù)據(jù)結(jié)構(gòu)，這些數(shù)據(jù)結(jié)構(gòu)還可以嵌套。
systemverilog和verilog的區(qū)別
隊(duì)列同樣可以保存類對(duì)象，這在驗(yàn)證環(huán)境中是非常有用的，下面是一個(gè)例子。
SystemVerilog中的關(guān)聯(lián)數(shù)組
關(guān)聯(lián)數(shù)組實(shí)際上是一種查找表，內(nèi)存空間直到被使用時(shí)才會(huì)分配，每個(gè)數(shù)據(jù)項(xiàng)都會(huì)有一個(gè)特定的“鍵（索引）”，....
工商網(wǎng)監(jiān)