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芯片驗證工程師

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SystemVerilog的覆蓋率建模方式

為了確保驗證的完備性,我們需要量化驗證目標。SystemVerilog提供了一套豐富的覆蓋率建模方式....
的頭像 芯片驗證工程師 發(fā)表于 06-25 10:44 ?1566次閱讀

基于DUT內(nèi)部寄存器值的鏡像

寄存器模型保持著DUT內(nèi)部寄存器值的 鏡像(mirror) 。 鏡像值不能保證是正確的,因為寄存器模....
的頭像 芯片驗證工程師 發(fā)表于 06-24 12:02 ?1152次閱讀

如何創(chuàng)建一個high-level和object-oriented的模型

UVM register layer classes用于為DUV中的memory-mapped寄存器....
的頭像 芯片驗證工程師 發(fā)表于 06-23 21:30 ?745次閱讀
如何創(chuàng)建一個high-level和object-oriented的模型

淺析UVM中的Virtual Sequences

在一個系統(tǒng)級的驗證環(huán)境中,多個驗證組件并行地產(chǎn)生激勵。測試用例開發(fā)者可能希望協(xié)調(diào)多個通道激勵之間的時....
的頭像 芯片驗證工程師 發(fā)表于 06-20 09:28 ?2625次閱讀
淺析UVM中的Virtual Sequences

uvm中的Scoreboards介紹

在驗證過程中讓DUT進入特定場景只是驗證的重要部分之一,驗證環(huán)境還應(yīng)該檢查來自DUT的輸出響應(yīng)。
的頭像 芯片驗證工程師 發(fā)表于 06-20 09:19 ?2339次閱讀
uvm中的Scoreboards介紹

創(chuàng)建約束隨機測試目標

為了實現(xiàn)驗證目標,測試用例開發(fā)者需要控制測試激勵的生成以覆蓋特定的場景。測試用例開發(fā)者可以用下面這些....
的頭像 芯片驗證工程師 發(fā)表于 06-17 14:06 ?871次閱讀
創(chuàng)建約束隨機測試目標

創(chuàng)建UVM Testcase的步驟

在UVM中,Testcase是一個類,它封裝了測試用例開發(fā)者編寫的特定激勵序列。
的頭像 芯片驗證工程師 發(fā)表于 06-15 09:41 ?2052次閱讀
創(chuàng)建UVM Testcase的步驟

驗證組件配置參數(shù)

一些典型 的 驗證組件 配 置參數(shù)示例:? 一個agent可以被配置為 active 或者 pass....
的頭像 芯片驗證工程師 發(fā)表于 06-14 10:20 ?903次閱讀
驗證組件配置參數(shù)

可重用的驗證組件中構(gòu)建測試平臺的步驟

本文介紹了從一組可重用的驗證組件中構(gòu)建測試平臺所需的步驟。UVM促進了重用,加速了測試平臺構(gòu)建的過程....
的頭像 芯片驗證工程師 發(fā)表于 06-13 09:14 ?847次閱讀
可重用的驗證組件中構(gòu)建測試平臺的步驟

介紹從一組可重用的驗證組件中構(gòu)建測試平臺所需的步驟

本文介紹了從一組可重用的驗證組件中構(gòu)建測試平臺所需的步驟。UVM促進了重用,加速了測試平臺構(gòu)建的過程....
的頭像 芯片驗證工程師 發(fā)表于 06-13 09:11 ?730次閱讀
介紹從一組可重用的驗證組件中構(gòu)建測試平臺所需的步驟

在驗證環(huán)境中開發(fā)Checks和Coverage的步驟

Checks和coverage是覆蓋率驅(qū)動的驗證流程的關(guān)鍵。在驗證環(huán)境中,Checks和covera....
的頭像 芯片驗證工程師 發(fā)表于 06-12 09:18 ?1818次閱讀
在驗證環(huán)境中開發(fā)Checks和Coverage的步驟

管理test case結(jié)束機制介紹

UVM中每個phase都有一個內(nèi)置的objection ,為components和objects提供....
的頭像 芯片驗證工程師 發(fā)表于 06-11 09:35 ?926次閱讀

在Sequencer上啟動一個Sequence

Sequencer默認不執(zhí)行任何Sequence。驗證工程師可以通過調(diào)用start()啟動一個Seq....
的頭像 芯片驗證工程師 發(fā)表于 06-10 09:10 ?1111次閱讀
在Sequencer上啟動一個Sequence

基于UVM驗證環(huán)境開發(fā)測試流程

驗證環(huán)境用戶需要創(chuàng)建許多測試用例來驗證一個DUT的功能是否正確,驗證環(huán)境開發(fā)者應(yīng)該通過以下方式提高測....
的頭像 芯片驗證工程師 發(fā)表于 06-09 11:11 ?1253次閱讀
基于UVM驗證環(huán)境開發(fā)測試流程

UVM中的uvm_do宏簡析

uvm_do宏及其變體提供了創(chuàng)建、隨機化和發(fā)送transaction items或者sequence....
的頭像 芯片驗證工程師 發(fā)表于 06-09 09:36 ?5999次閱讀
UVM中的uvm_do宏簡析

UVM driver和sequencer的通信

sequencer生成激勵數(shù)據(jù),并將其傳遞給driver執(zhí)行。UVM類庫提供了uvm_sequenc....
的頭像 芯片驗證工程師 發(fā)表于 06-07 11:58 ?2341次閱讀
UVM driver和sequencer的通信

Easier UVM Code Generator Part 4:生成層次化的驗證環(huán)境

本文使用Easier UVM Code Generator生成包含多個agent和interface....
的頭像 芯片驗證工程師 發(fā)表于 06-06 09:13 ?1628次閱讀

如何在生成的代碼中使用UVM Register Layer?

寄存器模型一般可以使用工具生成或者從頭開始編寫
的頭像 芯片驗證工程師 發(fā)表于 06-05 14:14 ?1009次閱讀

創(chuàng)建Environment類

uvm environment 類是一個包含多個可重用的驗證組件的類,它定義了測試用例所需的驗證組件....
的頭像 芯片驗證工程師 發(fā)表于 06-04 16:28 ?700次閱讀
創(chuàng)建Environment類

創(chuàng)建agent的步驟

agent(如下圖)實例化并使用TLM連接driver、monitor和sequencer。
的頭像 芯片驗證工程師 發(fā)表于 06-01 09:05 ?1280次閱讀
創(chuàng)建agent的步驟

創(chuàng)建UVM Driver的步驟

Driver的作用是從sequencer中獲得數(shù)據(jù)項,按照接口協(xié)議將數(shù)據(jù)項驅(qū)動到總線上。
的頭像 芯片驗證工程師 發(fā)表于 05-30 09:22 ?1333次閱讀
創(chuàng)建UVM Driver的步驟

UVM驗證環(huán)境開發(fā)之建模激勵數(shù)據(jù)

作為DUT的激勵對象。
的頭像 芯片驗證工程師 發(fā)表于 05-29 14:57 ?1150次閱讀
UVM驗證環(huán)境開發(fā)之建模激勵數(shù)據(jù)

層次化的UVM TLM連接

TLM接口的使用將驗證環(huán)境中的每個組件與其他組件隔離。驗證環(huán)境實例化一個組件,并完成其ports/e....
的頭像 芯片驗證工程師 發(fā)表于 05-29 14:51 ?954次閱讀
層次化的UVM TLM連接

UVM Transaction-Level驗證組件

如下圖所示,UVM中的TLM接口為組件之間Transaction的發(fā)送和接收提供了一套統(tǒng)一的通信方法....
的頭像 芯片驗證工程師 發(fā)表于 05-29 09:31 ?974次閱讀
UVM Transaction-Level驗證組件

深度剖析UVM中的Analysis port

Analysis port? 每個組件通過其TLM接口與系統(tǒng)中的其他組件進行通信,用于給DUT發(fā)送激....
的頭像 芯片驗證工程師 發(fā)表于 05-28 09:39 ?3729次閱讀
深度剖析UVM中的Analysis port

UVM TLM的基本概念介紹

在UVM中,transaction 是一個類對象,它包含了建模兩個驗證組件之間的通信所需的任何信息。
的頭像 芯片驗證工程師 發(fā)表于 05-24 09:17 ?2304次閱讀
UVM TLM的基本概念介紹

典型的UVM Testbench架構(gòu)

UVM類庫提供了通用的代碼功能,如component hierarchy、transaction l....
的頭像 芯片驗證工程師 發(fā)表于 05-22 10:14 ?2779次閱讀
典型的UVM Testbench架構(gòu)

UVM Transaction-Level Modeling (TLM)概述

驗證生產(chǎn)力的關(guān)鍵之一是在一個合適的抽象級別上考慮驗證問題。也就是說,在驗證DUT時應(yīng)該創(chuàng)建一個支持適....
的頭像 芯片驗證工程師 發(fā)表于 05-22 09:58 ?1185次閱讀

Easier UVM Code Generator Part 2:添加用戶定義的代碼

在本文中,我們將進一步實現(xiàn)monitor和coverage collector components....
的頭像 芯片驗證工程師 發(fā)表于 05-20 09:45 ?1037次閱讀

Easier UVM Code Generator Part 1: 運行仿真

在運行uvm代碼生成器后,我們現(xiàn)在可以開始運行仿真。同樣,我們將命令行放入腳本文件中
的頭像 芯片驗證工程師 發(fā)表于 05-19 09:18 ?1089次閱讀