摘要：為滿足寬帶雷達信號處理對處理速度和實時性的要求，提出一種基于4片ADSP-TS201S的DSP并行系統(tǒng)設計。通過分析比較3種ADSP-TS2 01S的并行處理結構，結合實際需求，采用外部總線共享與鏈路口混合耦合的多DSP并行處理系統(tǒng)方案。在設計中，利用FPGA實現(xiàn)數(shù)據(jù)傳輸和CPCI接口的邏輯控制。經驗證，該系統(tǒng)具有運算能力強、片間通信靈活、并行處理效率高等優(yōu)點。
　　關鍵詞：多DSP并行系統(tǒng)；ADSP-TS201S；FPGA；CPCI接口
　　0 引言
　　在寬帶雷達信號處理中，存在諸如回波采樣率高、脈沖壓縮（匹配濾波）運算量大、處理流程復雜、實時高分辨目標檢測困難等一系列問題。針對這些問題，采用通 用計算機平臺難以應對運算量大和實時性等高要求，因此，需采用專用的數(shù)字信號處理器（DSP）來進行高速運算。盡管當前的數(shù)字信號處理器已達到較高水平， 但單片DSP芯片的處理能力還是不能滿足寬帶雷達的性能要求，需要引入并行處理技術，在本設計中使用4片DSP芯片組成并行處理系統(tǒng)。另外，為充分發(fā)揮 DSP芯片在復雜算法處理上的優(yōu)勢及FPGA在大數(shù)據(jù)量的底層算法上的優(yōu)勢，設計了一種基于FPGA控制的多DSP并行處理系統(tǒng)。
　　1 系統(tǒng)設計
　　基于FPGA控制的多DSP并行處理系統(tǒng)的原理圖如圖1所示。
　　
　　整個雷達信號處理系統(tǒng)以高可靠性CPCI工控機為平臺，內置不同功能的信號處理板。板間的數(shù)據(jù)傳輸通過CPCI接口完成。根據(jù)雷達信號處理系統(tǒng)的任務分 配，本系統(tǒng)負責完成中頻數(shù)字信號的處理。根據(jù)前端信號采集板輸出數(shù)據(jù)的不同，數(shù)據(jù)將以串行或并行的方式輸送到本系統(tǒng)中。其中，串行信號通過CPCI的J3 口以差分的形式直接傳輸給DSP2，然后在4片DSP芯片間按照預定的算法進行任務分配和并行處理，處理完畢后通過DSP4寫入兩片擴展連接成32輸出方 式的FIFO中，此時，F(xiàn)PGA直接從FIFO中讀取數(shù)據(jù)，完成與CPCI接口芯片PCI9656的時序轉換后將數(shù)據(jù)發(fā)送到PCI9656，通過CPCI 總線經J1和J2口傳輸?shù)嚼走_系統(tǒng)的其他功能模塊。對于并行信號而言，32位帶寬的信號首先通過J3口發(fā)送到F-PGA內部寄存器中FPGA接收到數(shù)據(jù)后 將數(shù)據(jù)寫入輸入緩存區(qū)，并在完成一幀后給并行DSP輸出中斷。當并行DSP采樣到中斷后，從數(shù)據(jù)緩存區(qū)讀取數(shù)據(jù)，完成處理后，將數(shù)據(jù)傳輸?shù)骄彺?區(qū)，F(xiàn)PGA再通過相同的處理方式經CPCI接口的J1口和J2口將數(shù)據(jù)傳輸?shù)嚼走_系統(tǒng)的其他功能模塊。
　　2 DSP芯片選型
　　根據(jù)系統(tǒng)的性能要求，通過比較各種高性能DSP處理器，并著重對構成并行處理系統(tǒng)的性能和便捷性進行分析，確定選用AD公司的ADSP Tiger SHARC系列處理器中的TS201S組成多DSP并行系統(tǒng)。因為該系列的處理器在構成并行處理系統(tǒng)時其本身就提供了實現(xiàn)互連所需的片內總線仲裁控制和特有的鏈路口，可以以各種拓撲結構互連DSP，滿足大運算量和片間通信靈活的要求。此外，選用ADSP Tiger SHARC還可以降低外圍設計的復雜度，增強系統(tǒng)的穩(wěn)定性。
　　TS201S芯片（600 MHz）主要性能指標：
　?。?）運行速度：1．67 ns指令周期；每周期可執(zhí)行4條指令；
　?。?）DSP內部有2個運算模塊，支持的運算類型有：32 b和40 b浮點運算；8 b，16 b，32 b以及64 b定點運算；
　?。?）每秒可執(zhí)行12×109次16 b定點運算或3．6×109次浮點運算；
　　（4）采用單指令多數(shù)據(jù)（SIMD）模式，每秒可提供4．8×109次的40 b乘加運算；
　?。?）外部總線DMA傳輸速率1．2 GB／s（雙向）；
　?。?）4個鏈路口，每個鏈路口最高提供1．2 GB／s的傳輸速率，可同時進行DMA傳輸；
　?。?）多處理器處理能力，具有支持多處理器無縫連接的片內仲裁邏輯，多處理器采用統(tǒng)一尋址的方式訪問，可以通過簇總線（ClusterBus）或鏈路口（Link Ports）方便地構成多處理器系統(tǒng)。
　?。?）片上SDRAM控制器，片上DMA控制器（提供14條DMA通道）。
　　3 DSP并行處理結構設計
　　ADSP-TS201S之間的數(shù)據(jù)傳輸通道可選擇的方式有如下兩種：高速鏈路口（LINK）方式和高速外部總線口（簇總線）。因此，由多ADSP- TS201 S組成的DSP并行處理系統(tǒng)從數(shù)據(jù)傳輸方式來看，不外乎有以下三種模型：高速鏈路口（LINK）耦合模型；高速外部總線口（簇總線）耦合模型；高速鏈路口 （LINK）與高速外部總線口（簇總線）混合耦合模型。
　　3．1 基于鏈路口的多DSP并行處理系統(tǒng)
　　在這種連接方式下，各DSP用LINK口連接在一起，進行通信控制和數(shù)據(jù)交換，系統(tǒng)結構簡單、連線少、可擴展性強，在DSP具有多個 LINK口的情況下，可靈活組成線型、星型、環(huán)型、網(wǎng)絡型或超立方體型等多種拓撲結構。ADSP-TS201S具有4個全雙工的鏈路口通信端口。一個鏈路 口單向通信包含4位數(shù)據(jù)加上時鐘與握手信號一共12條引線，雙向共要24條引線。在內核時鐘為600 MHz時，單向數(shù)據(jù)傳輸率最高可達600 MB／s，雙向數(shù)據(jù)傳輸率可達1．2 GB／s，由于鏈路口通信是點對點的，所以具有很高的傳輸可靠性，但在傳輸數(shù)據(jù)時的共享性不如總線形式。